请教个未使用的rst引脚问题

wangjun403

原理图上是没有rst引脚的（且不去评价画原理图的人）

1. always @ (posedge clk or negedge rst)
   
2. begin
   
3.          if(~rst)
   
4.                 //code
   
5.         else
   
6.                 //code
   
7. end

复制代码

使用quartus分配引脚时，unused pins 设置 as input tri-stated with weak up

这样我认为rst引脚就应该一直是1，我的程序就可以跑起来了

但实际rst的电平一直是0（实测）

请问这是为什么呢？
怎么设置可以让这个rst的值是1呢

aikimi7

默认rst为0，你初始化定义的时候为1即可

wangjun403

aikimi7 发表于 2014-7-29 08:38
默认rst为0，你初始化定义的时候为1即可

input  rst = 1?

DepravedLucien

方法1，在Assignment editor里设置rst为弱上拉，这方法我没试过，仅觉得可以；
方法2， assign rst = 1；
方法3，fpga内部产生rst的逻辑咯；

wangjun403

DepravedLucien 发表于 2014-7-29 09:39
方法1，在Assignment editor里设置rst为弱上拉，这方法我没试过，仅觉得可以；
方法2， assign rst = 1；
...

rst 作为一个input 端口是不能assign的吧

DepravedLucien

你一定要作为输入口么？

DepravedLucien

原理图上都没有rst，为什么一定要用作input呢

DepravedLucien

如果你原理图要改版，那你可以按照方法1试下，看可行不

wangjun403

DepravedLucien 发表于 2014-7-29 09:48
如果你原理图要改版，那你可以按照方法1试下，看可行不

1不行，设置没有效果

wangjun403

DepravedLucien 发表于 2014-7-29 09:48
原理图上都没有rst，为什么一定要用作input呢

只是因为modelsim仿真没有复位的话，挺麻烦的

DepravedLucien

wangjun403 发表于 2014-7-29 10:00
只是因为modelsim仿真没有复位的话，挺麻烦的

modelsim仿真跟你硬件又没有关系

DepravedLucien

modelsim仿真的复位也是自己逻辑生成的啊，

aikimi7

wangjun403 发表于 2014-7-29 09:27
input  rst = 1?

输入端口赋值为1试试