FPGA与ARM连接引脚振荡的问题

李文翔 · 发表于 2014-5-22 13:23:26

FPGA与ARM的数据总线相连，FPGA端设置为输入，发现在引脚在没有数据传递时有振荡的现象，大概十几KHz的锯齿波，可能会影响导致误码。

原因可能是三态输入没有上下拉导致的不稳定？由于板子已经做好了不能再加上下拉，有没有什么补救的方法？

谢谢各位！

李文翔 · 发表于 2014-5-22 14:22:42

ALTERA的cyclone IV系列FPGA可以配置内部上拉或下拉电阻么？

qlb1234 · 发表于 2014-5-22 14:26:29

內部似乎可以上下拉的，在Quartus II裏看看。

spacefram · 发表于 2014-5-22 14:39:31

没数据的时候总线是高阻状态导致的吧。

李文翔 · 发表于 2014-5-22 14:46:39

spacefram 发表于 2014-5-22 14:39
没数据的时候总线是高阻状态导致的吧。

恩可能是的，因为ARM端的DATA线也是双向的，当ARM端和FPGA端都没有数据的时候相当于两端都是高阻态？

那么这种状态除了上下拉外还有没有别的方法解决呢？

Quartus 内默认的input脚是使能弱上拉的么？

李文翔 · 发表于 2014-5-22 14:47:30

qlb1234 发表于 2014-5-22 14:26
內部似乎可以上下拉的，在Quartus II裏看看。

恩看手册是有个弱上拉可选

不知道Quartus内默认的input是否使能了这个弱上拉呢

spacefram · 发表于 2014-5-22 16:04:14

如果有使能脚的话，就把使能脚拉一下，没有的话就拉总线时钟，这样DATA和ADDR出现杂波也不怕了。

y595906642 · 发表于 2014-5-22 16:46:03

FPGA内部脚是可以配置成上拉的，不用改板子

Nuker · 发表于 2014-5-22 17:10:45

十几KHz的锯齿波基本上是开关电源造成的

李文翔 · 发表于 2014-5-22 17:44:25

Nuker 发表于 2014-5-22 17:10
十几KHz的锯齿波基本上是开关电源造成的

看起来不太像，其他的pin上没有，这些锯齿波峰值看起来刚好是到LVCMOS的VIH或者VOH判别电平，每个峰值都是一定的，所以我怀疑是三态门的关系

李文翔 · 发表于 2014-5-22 17:45:46

y595906642 发表于 2014-5-22 16:46
FPGA内部脚是可以配置成上拉的，不用改板子

恩多谢！
我回去试一下

李文翔 · 发表于 2014-5-22 17:55:52

spacefram 发表于 2014-5-22 16:04
如果有使能脚的话，就把使能脚拉一下，没有的话就拉总线时钟，这样DATA和ADDR出现杂波也不怕了。 ...

实际上我是用ARM的nGCS和nWE/nOE结合起来读写FPGA的，nGCS有效同时nOE出现上升沿会输出数据，而nGCS和nWE同时有效的时候数据写入FPGA

现在我测试把FPGA配置为输入，signalTap抓出来DATA上面很多毛刺，平时问题不大因为nGCS nOE不会有效，就是想要解决这个问题.

多谢！

gliet_su · 发表于 2014-5-22 21:04:23

我觉得是因为ARM和FPGA两边都高阻造成的，在读/写时电平就会是固定的，不会有问题。

李文翔 · 发表于 2014-5-23 01:43:41

gliet_su 发表于 2014-5-22 21:04
我觉得是因为ARM和FPGA两边都高阻造成的，在读/写时电平就会是固定的，不会有问题。 ...

恩我也这么想的但是就是不知道这种振荡会不会造成pin脚的损坏之类

FPGA与ARM连接引脚振荡的问题

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