请教xilinx管脚约束的问题

jssd · 发表于 2014-5-14 10:07:38

图1中的core例化出来的管脚如图2，而我只用到图3的脚，其他管脚用不到，板子也没多余的管脚，怎么搞？

y595906642 · 发表于 2014-5-14 10:21:05

目测这好像是altera的软件界面
目测你是要用FPGA做单片机的活
目测楼主也是被导师坑的学生

jssd · 发表于 2014-5-14 10:26:20

y595906642 发表于 2014-5-14 10:21
目测这好像是altera的软件界面
目测你是要用FPGA做单片机的活
目测楼主也是被导师坑的学生 ...

这还真不是，用的是xilinx的zynq-7000系列的芯片，图中的是xilinx的串口IP core，通过AXI总线与ＡＲＭ联系的，用的是vivado2013.3

zkf0100007 · 发表于 2014-5-14 10:26:58

楼上戳中要点了

zkf0100007 · 发表于 2014-5-14 10:29:29

用不到可以空着

y595906642 · 发表于 2014-5-14 10:34:57

zynq-7000有串口你不用
唉
我还能说什么好

那这个是vivado的界面了
不太熟

jssd · 发表于 2014-5-14 10:57:36

y595906642 发表于 2014-5-14 10:34
zynq-7000有串口你不用
唉
我还能说什么好

两个自带的串口已经用了，所以用了这个ＩＰ　ＣＯＲＥ。
扯远了。这个约束怎么解决呀？

jssd · 发表于 2014-5-14 10:58:24

zkf0100007 发表于 2014-5-14 10:29
用不到可以空着

空着的话实现过不去……

sdu1028 · 发表于 2014-5-14 11:10:23

空着不行的话就写个触发器，接上就完了

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