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为什么cmosclk前半段的信号这么惨,没有周期性。程序如下:
module ToRGB( rst_n,
href_in,pclk,
dat_in,
Dat,flag);
input rst_n;
input href_in,pclk;
input[7:0] dat_in;
output[11:0] Dat;
output flag;
reg[11:0] Dat;
reg[3:0] Dat_r;
reg flag;
reg href_in_buff1;
reg href_in_buff2;
wire href_down_req;
always @(posedge pclk or negedge rst_n)
if(!rst_n) begin href_in_buff1<=0;href_in_buff2<=0;end
else begin
href_in_buff1<=href_in;
href_in_buff2<=href_in_buff1;
end
assign href_down_req = ~href_in_buff1 & href_in_buff2; //下降沿为1
always @ (posedge pclk or negedge rst_n)
if(!rst_n) begin flag<=0;Dat<=0;Dat_r<=0;cnt1<=0;end
else if(href_down_req) flag<=1;
else if(flag==1)
begin
flag<=~flag;
Dat_r[3:0]<=dat_in[3:0];
end
else if(flag==0)
begin
flag<=~flag;
Dat<={Dat_r,dat_in[7:0]};
end
endmodule
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曾经有一段真挚的爱情摆在我的面前,我没有珍惜,现在想起来,还好我没有珍惜……
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