用FPGA做如何2倍频，不用pll？

zcy0517 · 发表于 2014-3-26 15:01:40

对于2倍频的问题想了好久没个结果。大家有什么高见么？

y595906642 · 发表于 2014-3-26 15:08:13

为什么不用高频率往低降呢？
二分容易二倍难啊亲

xiaoqingy · 发表于 2014-3-26 15:17:03

本帖最后由 xiaoqingy 于 2014-3-26 15:18 编辑

上升沿、下降沿

但也不能超过主频啊

tam2907 · 发表于 2014-3-26 15:20:48

CLK移相90度得CLK1，CLK1与CLK异或得CLK2即2倍频

kebaojun305 · 发表于 2014-3-26 16:25:18

用逻辑门可以做个但是脉宽不是50%的。

zcc_hunter · 发表于 2014-5-23 23:20:11

tam2907 发表于 2014-3-26 15:20
CLK移相90度得CLK1，CLK1与CLK异或得CLK2即2倍频

请教如何移相？谢谢

LingYi · 发表于 2014-5-24 11:49:27

zcc_hunter 发表于 2014-5-23 23:20
请教如何移相？谢谢

取反。。。。。

passage110 · 发表于 2014-5-24 12:08:41

还是相移比较，ZLG的人说的!!!!

chenchaoting · 发表于 2014-5-24 12:41:38

如图，利用非门间的延时，再加异或实现

skyxjh · 发表于 2014-5-24 13:16:32

这种倍频电路只对高频有效吧

yuxiang2 · 发表于 2014-5-24 15:16:40

这种倍频电路稳定吗？

iwqt1983 · 发表于 2014-5-24 15:40:23

如图，利用非门间的延时，再加异或实现,这种设计很巧秒的.

wx85105157 · 发表于 2014-5-24 18:09:21

yuxiang2 发表于 2014-5-24 15:16
这种倍频电路稳定吗？

肯定不稳定。。。没有PLL稳定。

zcc_hunter · 发表于 2014-5-25 23:49:11

本帖最后由 zcc_hunter 于 2014-5-25 23:50 编辑

LingYi 发表于 2014-5-24 11:49
取反。。。。。

soga！！不对啊，取反是移相180啊！

wye11083 · 发表于 2014-5-26 00:14:02

zcc_hunter 发表于 2014-5-25 23:49
soga！！不对啊，取反是移相180啊！

移相个毛，取反是加个非门延时。计算好管脚延时，从里面输出一路反相，进去再异或。就是skew和jitter大了。

jssd · 发表于 2014-5-26 11:49:17

wye11083 发表于 2014-5-26 00:14
移相个毛，取反是加个非门延时。计算好管脚延时，从里面输出一路反相，进去再异或。就是skew和jitter大了 ...

那怎么保证占空比？

Fourier00 · 发表于 2014-5-26 14:07:10

太高深了，还是用锁相环靠谱

wye11083 · 发表于 2014-5-26 15:26:19

jssd 发表于 2014-5-26 11:49
那怎么保证占空比？

占空比还有必要保证吗？没必要吧。实在需要保证，就在FPGA里面做一个布线路径，然后看布线后的延时调整路径。

zeta1989 · 发表于 2014-5-26 15:43:49

wye11083 发表于 2014-5-26 15:26
占空比还有必要保证吗？没必要吧。实在需要保证，就在FPGA里面做一个布线路径，然后看布线后的延时调整路 ...

两级级联后升4倍频，然后再2分下来占空比应该就是50%了

wye11083 · 发表于 2014-5-26 19:54:43

zeta1989 发表于 2014-5-26 15:43
两级级联后升4倍频，然后再2分下来占空比应该就是50%了

错。你得到的什么也不是。你可以在纸上画一画，就明白了。倍频的前提是，你得有50%占空比的方波。

zeta1989 · 发表于 2014-5-27 08:06:59

wye11083 发表于 2014-5-26 19:54
错。你得到的什么也不是。你可以在纸上画一画，就明白了。倍频的前提是，你得有50%占空比的方波。 ...

不为抬扛

zeta1989 · 发表于 2014-5-27 08:08:39

wye11083 发表于 2014-5-26 19:54
错。你得到的什么也不是。你可以在纸上画一画，就明白了。倍频的前提是，你得有50%占空比的方波。 ...

并且这种情况下前一级的占空比也不是50%

wye11083 · 发表于 2014-5-27 08:57:51

zeta1989 发表于 2014-5-27 08:08
并且这种情况下前一级的占空比也不是50%

你以为你那一堆门的延时都是固定的吗？告诉你吧，你拿一个7404，你会发现里面每个门的延时都不一样，翻转速度千差万别。

zeta1989 · 发表于 2014-5-27 09:01:50

wye11083 发表于 2014-5-27 08:57
你以为你那一堆门的延时都是固定的吗？告诉你吧，你拿一个7404，你会发现里面每个门的延时都不一样，翻转 ...

题主说是fpga的情况，自然是说片内的情况，我就说这个意思。
难道你真要我弄成verilog，把综合网表和仿真时序贴上来吗
还能不能好好交流了

zeta1989 · 发表于 2014-5-27 09:03:03

wye11083 发表于 2014-5-27 08:57
你以为你那一堆门的延时都是固定的吗？告诉你吧，你拿一个7404，你会发现里面每个门的延时都不一样，翻转 ...

别的不说，你这句话“倍频的前提是，你得有50%占空比的方波。 ”，确实是说错了

wye11083 · 发表于 2014-5-27 09:18:05

zeta1989 发表于 2014-5-27 09:03
别的不说，你这句话“倍频的前提是，你得有50%占空比的方波。 ”，确实是说错了 ...

OK，你对，没问题，我不晓得你做了多少时间数字电路，说不定很牛B。可我碰巧能给你个时序图，你自己看看到底需不需要那个前提。

你能告诉我，我得到的这个波频率是多少吗？占空比是多少吗？频率稳定吗？能被锁相环锁定吗？你在任何数字电路用非门异或门得到的波，说句实话，都是输入1和2那样子；如果你再倍频，得到的就是输出O的样子。

zeta1989 · 发表于 2014-5-27 09:38:07

wye11083 发表于 2014-5-27 09:18
OK，你对，没问题，我不晓得你做了多少时间数字电路，说不定很牛B。可我碰巧能给你个时序图，你自己看看 ...

对不起，我确实弄错了。
我没有仔细验算下，草草模拟了下正好碰上便以为然，是为不智；盛气凌人，语出不尊，是为不礼。
年轻人冒犯之处请多包涵。前辈肯不吝赐教，在下感之区区。

rootxie · 发表于 2014-5-27 09:45:52

zeta1989 发表于 2014-5-27 09:38
对不起，我确实弄错了。
我没有仔细验算下，草草模拟了下正好碰上便以为然，是为不智；盛气凌人，语出不 ...

便以为然，是为不智；盛气凌人，语出不 ...

兄弟，你这套路不错，偶采纳了，十分感谢

zeta1989 · 发表于 2014-5-27 09:51:00

rootxie 发表于 2014-5-27 09:45
便以为然，是为不智；盛气凌人，语出不 ...

兄弟，你这套路不错，偶采纳了，十分感谢 ...

诚意道歉，非复制。
一大早就弄乌龙，羞死了。

liuhuancz03 · 发表于 2014-5-28 10:54:50

zeta1989 发表于 2014-5-27 09:51
诚意道歉，非复制。
一大早就弄乌龙，羞死了。

一个数字倍频问题引发的血案

LearningASM · 发表于 2014-5-28 11:00:45

liuhuancz03 发表于 2014-5-28 10:54
一个数字倍频问题引发的血案

++1024 !

divineliu · 发表于 2014-5-28 11:06:10

技术讨论，不错！

wjdb3 · 发表于 2014-5-28 11:17:14

本帖最后由 wjdb3 于 2014-5-28 11:19 编辑

其他论坛看到的

gwnpeter · 发表于 2014-5-28 11:18:25

不错，长知识了

liuhuancz03 · 发表于 2014-5-28 18:23:05

wjdb3 发表于 2014-5-28 11:17
其他论坛看到的

这个也是靠门电路的延时效果进行倍频的，看楼上大家讨论的推断，这个图也只能用在高频数字倍频，不然占空比实在太小了

linliangqiu · 发表于 2015-8-31 08:26:02

liuhuancz03 发表于 2014-5-28 18:23
这个也是靠门电路的延时效果进行倍频的，看楼上大家讨论的推断，这个图也只能用在高频数字倍频，不然占空 ...

最近也在研究这个，码盘编码二倍频属于低频，低频估计只能自己用计数器的方式来计算周期输出才稳定了，后一个输出前一个的二倍频。

linliangqiu · 发表于 2015-8-31 08:26:52

xiaoqingy 发表于 2014-3-26 15:17
上升沿、下降沿

但也不能超过主频啊

上升沿、下降沿会被占空比影响的。

sme · 发表于 2015-9-1 15:13:31

2倍频可以实现，无法控制占空比。
4倍频再除2，没用，占空比实现不了50%。

takashiki · 发表于 2015-9-1 16:12:48

sme 发表于 2015-9-1 15:13
2倍频可以实现，无法控制占空比。
4倍频再除2，没用，占空比实现不了50%。 ...

2倍频可以实现，占空比也是可以控制的，但是要搞到50%，非常困难。认真选取R、C参数，输入频率不变的话，估计还是可以搞到50%占空比的。
同样，不管是高频还是低频，这个电路总是可以进行倍频的。

LTSpice仿真：

sme · 发表于 2015-9-1 20:17:47

takashiki 发表于 2015-9-1 16:12
2倍频可以实现，占空比也是可以控制的，但是要搞到50%，非常困难。认真选取R、C参数，输入频率不变的话， ...

晕，你这是给定了一定限定条件，当然可以在50%附近。

我是指输入频率未知，但原始频率是50%占空比，简单的电路是没有办法2倍频后占空比仍然维持50%。

dr2001 · 发表于 2015-9-1 20:43:30

可以参考最早的Xilinx FPGA的DLL实现方法：做一个大的可调硅延迟线（全局走线啊，LUT啊，etc）；然后利用布线延迟鉴相，动态反馈了去调整延迟线的长度。
在一定的频率范围内，做2倍频是可行的；但是工作量不是太靠谱。

这个的实现会充分理解FPGA内部的布线资源和延迟，对于IP优化等等可能有用；一般情况下，除了娱乐，然并卵。

kenson · 发表于 2015-9-1 20:58:24

我以前做这二倍频，想尽办法有时候行有时候不行，极其不稳定。

用FPGA做如何2倍频，不用pll？

阿莫论坛20周年了！感谢大家的支持与爱护！！

本帖子中包含更多资源

本帖子中包含更多资源

本帖子中包含更多资源

本帖子中包含更多资源

本帖子中包含更多资源