30MHz的8bit AD采进来的数据延时150ms后输出，大家有什么好方法

Mortimer

现在需要将30MHz的8bit AD采进来的数据延时150ms后输出，楼主想使用FIFO。算了一下大概需要10M左右的容量。

方案1：FPGA+SDRAM。FIFO的IP核可以外挂RAM吧？如果自己写FIFO控制器困难吗？
方案2：使用现成的FIFO芯片。貌似大容量的FIFO芯片都很贵，有没有大虾推荐合适芯片型号呢？

或者有哪位大虾有更好的方案请赐教！

gongxd

乒乓不行？

grantlu

这种很固定单一的应用，sdram控制单元很简单，fpga+sdram30几元的成本。

合体后代

grantlu 发表于 2014-2-16 21:33
这种很固定单一的应用，sdram控制单元很简单，fpga+sdram30几元的成本。

楼上说的很对~

philoman

FIFO/SRAM贵，不差钱的上；FPGA+SDRAM，便宜，需要自己写时序控制；不妨考虑带MCB的Spartan-6+DDR2/3。

Mortimer

grantlu 发表于 2014-2-16 21:33
这种很固定单一的应用，sdram控制单元很简单，fpga+sdram30几元的成本。

好的，谢谢了

Mortimer

grantlu 发表于 2014-2-16 21:33
这种很固定单一的应用，sdram控制单元很简单，fpga+sdram30几元的成本。

请问有什么合适型号的片子推荐一下吗？

grantlu

Mortimer 发表于 2014-2-21 13:32
请问有什么合适型号的片子推荐一下吗？

EP2C5T144C8N + 16bit SDRAM  型号任选，只要容量够。 对了，你的延时量需不需要很精确的调整，例如 1 个时钟，一个时钟的调整，还是。。。？

Mortimer

grantlu 发表于 2014-2-21 15:44
EP2C5T144C8N + 16bit SDRAM  型号任选，只要容量够。 对了，你的延时量需不需要很精确的调整，例如 1 个 ...

应该不需要，如果需要很精确的延时应该注意一些什么呢？

Mortimer

Mortimer 发表于 2014-2-24 23:04
应该不需要，如果需要很精确的延时应该注意一些什么呢？

还有一个问题就是为什么要选择EP2C5T144C8N呢？选择FPGA时应该注意什么？有没有现成好用的FIFO的IP核？

十分感谢您！