pin-to-pin延时如何确定？

南孤雁2010 · 发表于 2014-1-13 21:32:37

只知道CPLD引脚到引脚的延时是固定的，而FPGA是不固定的，
但是这个固定的延时是多少啊？如何确定？需要特殊的编程技巧去实现么？

求各位大侠指点

PS:虽然现在用CPLD的很少了，但是由于需求还是要用

Nuker · 发表于 2014-1-13 23:44:56

RTFM

南孤雁2010 · 发表于 2014-1-14 09:21:38

Nuker 发表于 2014-1-13 23:44
RTFM

手册里没找到……

ximuyi · 发表于 2014-1-14 10:15:24

编译的时候Quartus II的编译信息好像有相关信息

南孤雁2010 · 发表于 2014-1-14 10:38:21

ximuyi 发表于 2014-1-14 10:15
编译的时候Quartus II的编译信息好像有相关信息

不过我在设计画原理图时候的选型要确定啊等到编译逻辑时候，就晚了…………

jm2011 · 发表于 2014-1-14 10:45:03

是不是时序分析里面的，要按照你外接的设备的建立时间和保持时间计算出来一个最大值和最小值；然后使用静态时序做约束的；

ximuyi · 发表于 2014-1-14 10:45:44

南孤雁2010 发表于 2014-1-14 10:38
不过我在设计画原理图时候的选型要确定啊等到编译逻辑时候，就晚了………… ...

那就到altera官网看看有没有相关资料吧

Nuker · 发表于 2014-1-14 23:38:28

阿莫论坛20周年了！感谢大家的支持与爱护！！