求助modelsim ase 仿真ALTERA 的双口RAM的问题

wtyw · 发表于 2013-12-4 13:53:31

本帖最后由 wtyw 于 2013-12-4 13:54 编辑

用modelsim ase 仿真ALTERA 的双口RAM时，出现如下错误，很是不解，哪位帮我仿一下

附上代码testbench写好了，哪位好心人帮我解答一下问题

仿真IP核时总是遇到各种各样的问题，有什么好的教程能提供下吗？

wyeth · 发表于 2013-12-4 15:23:35

说没有找到INT_RAM这个模块，从你的vsim看，为啥你把altera的库搞的那么散干吗？整合到一个不就行了？

wtyw · 发表于 2013-12-4 15:26:26

wyeth 发表于 2013-12-4 15:23
说没有找到INT_RAM这个模块，从你的vsim看，为啥你把altera的库搞的那么散干吗？整合到一个不就行了？ ...

我这个安装的altera 的套装的，安装时就那样了。出现这个错误怎么解决呢？

wyeth · 发表于 2013-12-4 15:32:21

刚才看了下你的附件，发现这个INT_RAM根本就不是ALTERA的库，而是你自己定义的，应该是你没有在testbench中先编译这个INT_RAM.vhd文件导致的。

wtyw · 发表于 2013-12-4 16:02:43

wyeth 发表于 2013-12-4 15:32
刚才看了下你的附件，发现这个INT_RAM根本就不是ALTERA的库，而是你自己定义的，应该是你没有在testbench中 ...

如何在TESTbench中这个vhd呢？能给点提示吗？我是新手~~~

Nuker · 发表于 2013-12-6 13:20:11

LZ你的模块调用层次是这样的：ramtest_vlg_tst(Verilog) -> ramtest(Verilog) -> INT_RAM(VHDL)
但是ModelSim ASE里面的警告讲的很清楚：ALTERA version only support a single HDL，所以如果你要做混合语言仿真，只能用ModelSim SE，或者将你的INT_RAM生成为Verilog格式

wtyw · 发表于 2013-12-6 14:41:50

Nuker 发表于 2013-12-6 13:20
LZ你的模块调用层次是这样的：ramtest_vlg_tst(Verilog) -> ramtest(Verilog) -> INT_RAM(VHDL)
但是ModelS ...

哦这样啊学习了，谢谢

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