请教FPGA管脚测速问题？？？

老夫子

我代码是这样写的：clk为50M时钟，clk_out为一个管脚。
module test(clk, clk_out);
input clk;
output clk_out;
/*******************************/
reg clk_out;
reg set;
reg [31:0]cnt;
parameter duty = 32'D100;
/*******************************/
always @(posedge clk)
begin
        if (cnt == duty)
                begin
                        cnt <= 0;
                        set <= 1;
                end
        else
                begin
                        cnt <= cnt + 1;
                        set <= 0;
                end
end
/*******************************/
always @(posedge set)
begin
        clk_out <= ~clk_out;
end
/*******************************/
endmodule

输出方波的频率很低，大概是1M，再大的话波形就会变了。这是正常的吗？还是测试方法有问题？
板子配置：DE2(核心是：EP2C35F672C6)，其他就没什么了。

newbier

你用的FPGA输出200MHz+的方波不成问题。
如果你用R示波器的话，我就只能呵呵了。

老夫子

newbier 发表于 2013-12-2 22:48
你用的FPGA输出200MHz+的方波不成问题。
如果你用R示波器的话，我就只能呵呵了。 ...

你说是示波器的问题？我用的示波器上面写的：RIGOL(DS 5102M)。
我就觉得很怪，你确定上面这种方式是可行的。但是信号发生器输入到示波器的可以测到很高。

wye11083

1、先检查Pin-Out管脚是不是DFF的；
2、把Drive-Strength调高再试试；
3、检查输出翻转时VCCO是不是发生了剧变；
4、断开PCB负载，直接拿示波器测管脚再试试。