verilog怎么同时检测一个信号的上升延与下降延，求解？

王的秋天 · 发表于 2013-10-31 09:11:43

各位大神，小弟准备写一个功能为“检测到时钟信号电平翻转后，输出也翻转的程序”，然后卡在这里了，求建议

tangkuan660 · 发表于 2013-10-31 09:15:32

如果是想同时检测上升沿和下降沿，把时钟分在两个process中就可以实现。不过从你的内容描述来看，感觉你想要的信号不就是和时钟一样么？看能否描述更清楚点？

流氓马 · 发表于 2013-10-31 09:18:14

看你的描述，直接加个逻辑门就可以了，根本不需要检测

王的秋天 · 发表于 2013-10-31 10:26:54

tangkuan660 发表于 2013-10-31 09:15
如果是想同时检测上升沿和下降沿，把时钟分在两个process中就可以实现。不过从你的内容描述来看，感觉你想 ...

其实我在做DPSK调制，然后想在上升延及下降延的时候分别对载波做反相（因为DPSK在数据信号进来的有跳变的时候输出会有反相的）

王的秋天 · 发表于 2013-10-31 10:27:23

流氓马发表于 2013-10-31 09:18
看你的描述，直接加个逻辑门就可以了，根本不需要检测

其实我在做DPSK调制，然后想在上升延及下降延的时候分别对载波做反相（因为DPSK在数据信号进来的有跳变的时候输出会有反相的

tangkuan660 · 发表于 2013-10-31 10:40:15

那应该用一个至少2倍CLK的时钟去改变DPSK的输出相位吧？为啥不用现有的时钟，倍出一个8倍的时钟，再来用呢？

NEWT · 发表于 2013-10-31 10:50:06

输入信号速度比较慢的话还好，如果比较快不好弄- -坐等大神来方法- -

王的秋天 · 发表于 2013-10-31 10:59:01

tangkuan660 发表于 2013-10-31 10:40
那应该用一个至少2倍CLK的时钟去改变DPSK的输出相位吧？为啥不用现有的时钟，倍出一个8倍的时钟，再来用呢 ...

现在是不知道怎么写，才能让它在上升延和下降延时候载波反相

huke08@126.com · 发表于 2013-10-31 14:50:48

如果本来clk已经很高，两倍clk太快了，锁相环可以输出两路相位相反的时钟，都在上升沿反相

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