请教verilog HDL 分频问题

河Elvis

请教verilog HDL分频问题，程序如下

module divder(clk,pclk);

        input clk;
        output pclk;
        reg pclk;
        reg[4:0] count=0;
       
        always @(negedge clk)
                begin
                count<=count+1;
                        if(count==1)
                                begin
                                        pclk<=~pclk;
                                        count<=0;
                                end               
               
                end

endmodule

仿真：
count=0时，二分频；count=1时，四分频；count=2时，六分频。。。。

问题：
有没办法得到 pclk=clk  和1/3clk。。。？

河Elvis

没人回复，自己顶一下，刚学习FPGA，请指点一下啊。。。

40130064

不能得到1/3clk的平均输出分频，但不平均输出还是可以做到，意思就是有个低电平和高电平时间不一样。

河Elvis

40130064 发表于 2013-9-13 17:14
不能得到1/3clk的平均输出分频，但不平均输出还是可以做到，意思就是有个低电平和高电平时间不一样。 ...

占空比不是50%的用不了，那pclk=clk呢？可以做到吗？

超群天晴

这个代码好奇怪啊，楼主为什么不做复位端

河Elvis

超群天晴 发表于 2013-9-13 23:19
这个代码好奇怪啊，楼主为什么不做复位端

我只是先做仿真调试，把一些不必要的删了