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楼主 |
发表于 2013-9-5 10:06:31
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其实这个只是没法验证，我正在画板子，如果这个出问题的话得重画。 ，所以想知道有没人在实际中用过类似的。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity vhdlTBUF is
Port (
a,b : inout STD_LOGIC_VECTOR (7 downto 0);
dr : in STD_LOGIC;
en : in STD_LOGIC);
end vhdlTBUF;
architecture Behavioral of vhdlTBUF is
begin
process (a,b,en,dr)
begin
if (en='1')AND(dr='1') then
b<=a;
else
b<="ZZZZZZZZ";
end if;
end process;
process (a,b,en,dr)
begin
if (en='1')AND(dr='0') then
a<=b;
else
a<="ZZZZZZZZ";
end if;
end process;
end Behavioral; |
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发表于 2013-9-5 09:15:09
