verilog 程序，新手，求指点

justloong · 发表于 2013-8-17 14:56:43

刚接触CPLD一个星期，自己写了个程序练练的，但碰到个问题，怎么也解决不了，求各位大侠指点。

程序如图所示。

数据定义：reg [3:0]tempdata1;
            reg [7:0]data_combine;

tempdata1 循环接收到4组数据，分别为 4‘b0000 , 4'b1001 , 4'b0110 和 4‘b1111

经过处理，通过tempdata1，只把 4’b1001 赋给 data_combine[3:0]  ,把 4‘b0110 赋给 data_combine[7:4]

为了验证正确与否，通过外部LED灯指示出来，同时也用示波器观察

结果为：若把 89 和 90 行注释掉，保留 88 行，能够观察到led闪烁，示波器能观察到波形
         若把 88 和 90 行注释掉，保留 89 行，能够观察到led闪烁，示波器能观察到波形
         若把 88 和 89 行注释掉，保留 90 行（如图片所示），就没反应了。
请指点下哪儿出了问题。

justloong · 发表于 2013-8-20 09:29:19

自己过来结下贴，问题搞定了，貌似是我的时序没做好，我把整个程序全都重新理了一边，做了下修改，问题没了。

justloong · 发表于 2013-8-17 14:58:47

很纠结，坐等回复

justloong · 发表于 2013-8-17 15:10:27

没人吗

justloong · 发表于 2013-8-19 08:51:11

人工顶上去。没人知道吗？

qwerttt · 发表于 2013-8-19 22:18:47

代码没细看
LZ不习惯用modesim仿真吗

justloong · 发表于 2013-8-20 08:59:41

qwerttt 发表于 2013-8-19 22:18
代码没细看
LZ不习惯用modesim仿真吗

仿真了，仿真是对的，但下载到板子就是不对。兄台若是懂的话，烦请帮我看一下。

风轻云淡~ · 发表于 2013-8-20 09:07:43

case语句里面怎么没有default？这会不会有影响？

justloong · 发表于 2013-8-20 09:12:02

风轻云淡~ 发表于 2013-8-20 09:07
case语句里面怎么没有default？这会不会有影响？

事实证明没有影响，至少在这个程序里没有影响

风轻云淡~ · 发表于 2013-8-20 09:37:33

那是试试 if（（data_combine[3:0]==4'b1001）&（data_combine[7:4]==4'b0110））?

justloong · 发表于 2013-8-20 09:49:38

风轻云淡~ 发表于 2013-8-20 09:37
那是试试 if（（data_combine[3:0]==4'b1001）&（data_combine[7:4]==4'b0110））?

if里面的“与”是双“&”吧，应该是这样的吧“&&”。没试，但程序已经调出来了，标量类矢量是可以部分赋值的。整个矢量验证已经正确了，你这样做肯定也是正确的。

风轻云淡~ · 发表于 2013-8-20 10:16:11

justloong 发表于 2013-8-20 09:49
if里面的“与”是双“&”吧，应该是这样的吧“&&”。没试，但程序已经调出来了，标量类矢量是可以部分赋 ...

是少了一个&

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