请教一个Verilog边沿检测的问题[这个语句能否综合？]

loyoan

比如在一个模块中，我对clk的上升沿敏感[always @(posedge clk)],
在这个块里面我需要一个计数器，这个计数器是每一个Data_in的上升沿到来计一次数，

请问这用verilog怎么实现？
或者其他可行的方法也可以，

谢谢各位大神~

请知道的说一下下面的语句能否被综合：[输入输出假设已经定义好]

always @(posedge clk)
begin
     data_out= @(posedge clk_in) data_in;
end

这是我在《Verilog HDL 数字设计与综合（第二版）》（Samir Palnitkar）中看到的（87页）。

aammoo

上升沿检测？
两级触发器打一下，再一异或

loyoan

aammoo 发表于 2013-7-22 15:37
上升沿检测？
两级触发器打一下，再一异或

这样吗？这样应该是成边沿检测了吧？

是否应该是~Q1和Q2相与输出？

zhangalex88

1. /*
   
2. (C) OOMusou 2008 http://oomusou.cnblogs.com
   
3. 
   
4. Filename    : posedge_detection2.v
   
5. Compiler    : Quartus II 7.2 SP3
   
6. Description : Demo how to design posedge detection circuit
   
7. Release     : 08/11/2008 1.0
   
8. */
   
9. 
   
10. module posedge_detection2 (
    
11.   input      clk,
    
12.   input      rst_n,
    
13.   input      i_data_in,
    
14.   output reg o_rising_edge
    
15. );
    
16. 
    
17. reg r_data_in0;
    
18. 
    
19. always@(posedge clk, negedge rst_n) begin
    
20.   if (!rst_n)
    
21.     r_data_in0 <= 0;
    
22.   else begin
    
23.     r_data_in0 <= i_data_in;
    
24.    
    
25.     if ({r_data_in0, i_data_in} == 2'b01)
    
26.       o_rising_edge <= 1;   
    
27.     else
    
28.       o_rising_edge <= 0;
    
29.   end
    
30. end
    
31. 
    
32. endmodule

复制代码

你可以到原作者的博客上看看，一堆的方法。

zhangalex88

以上代码来源于：
http://www.cnblogs.com/oomusou/a ... ection_circuit.html

yngufeng

always@(posedge clk)
begin
     data_reg1 <= data_in;
     data_reg2 <= data_reg1;
end
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
         count <=0;
    else
    begin
          if((data_reg2 == 0) && (data_reg1 == 1))
          count <= count+1;
          else
          count <= count;   
    end
end

loyoan

zhangalex88 发表于 2013-7-22 23:50
你可以到原作者的博客上看看，一堆的方法。

谢谢~我去你说的网址看看

loyoan

yngufeng 发表于 2013-7-23 00:02
always@(posedge clk)
begin
     data_reg1

你的代码会有这样的问题：当clk过快的时候，data_in上升沿到来，计数器+1，但保持一个clk周期后又回0了[我的理解哈，错了请指正]

yngufeng

loyoan 发表于 2013-7-23 11:26
你的代码会有这样的问题：当clk过快的时候，data_in上升沿到来，计数器+1，但保持一个clk周期后又回0了[ ...

有没有这样的问题用modelsim仿真了便知，动手实践很重要

loyoan

yngufeng 发表于 2013-7-23 20:05
有没有这样的问题用modelsim仿真了便知，动手实践很重要

哦哦，看错了，看成count<=0了，这样就没问题了，谢谢你的回答~