FPGA做AD采样时，如何看AD芯片的时序图？

asnowgober

AD芯片的时序图提供的时间参数很多，比如转换时间、延时时间、各种最大、最小时间间隔等等，要用verilog来实现AD采样，应该关注AD芯片的哪些参数比较呢？
难道所有的时间参数都需要去管？

zkf0100007

都要考虑的 ,当然根据具体需求 ,有的可以不管

流氓马

我用fpga采样的ADCS7476，SPI的，没有考虑那些东西

asnowgober

流氓马 发表于 2013-7-21 15:27
我用fpga采样的ADCS7476，SPI的，没有考虑那些东西

你考虑了哪几个时间参数呢？

流氓马

一个都没考虑，选型的时候，只考虑了速度，精度，通信方式，电压

asnowgober

流氓马 发表于 2013-7-21 16:16
一个都没考虑，选型的时候，只考虑了速度，精度，通信方式，电压

你用的SPI接口是自己写的还是直接用的SPI核？

流氓马

1. //
   
2. // File:   adc_driver.v
   
3. // Date:   07-Nov-05
   
4. // Author: I. Chuang <ichuang@mit.edu>
   
5. //
   
6. // Sample code for the MIT 6.111 labkit, demonstrating FPGA control of an
   
7. // analog to digital converter (National Semiconductor ADCS7476).
   
8. //
   
9. // This specific demo is made to drive the Digilent ADC peripheral module,
   
10. // which has two ADCS7476 chips.  See http://www.digilentinc.com
    
11. //
    
12. // These ADC chips can be clocked up to 20 Mhz, and produce data serially.
    
13. // The maximum conversion rate is 1 megasamples per second.  The input
    
14. // voltage should be between 0 and 3.3V.
    
15. //
    
16. // The four signals which interface to the Digilent module are:
    
17. //
    
18. // CS  = chip select (negative logic)
    
19. // CLK = serial clock
    
20. // D0  = serial data for first ADC  
    
21. // D1  = serial data for second ADC
    
22. 
    
23. module aa(clk,adc_cs_b,adc_clk,adc_data0,adc_data1,v0,v1,rdy,sss,ccs);
    
24. 
    
25.    input clk;//晶振时钟50M
    
26.    output adc_cs_b;
    
27.    output adc_clk;
    
28.    input adc_data0;
    
29.    input adc_data1;
    
30.    output sss,ccs;
    
31.    output [11:0] v0,v1;                // ADC results - voltages (12 bits)
    
32.    output          rdy;                // high for one clk cycle on conversion finish
    
33.    
    
34.    // drive the digilent ADC board, doing continuous conversions
    
35.    // rdy goes high for one clk cycle for each new conversion
    
36.    //
    
37.    // we use a counter to clock out the bits
    
38.    // note that the ADCS7476 serial data is valid on falling edges
    
39.    // of the adc clock.  
    
40. 
    
41.    reg [6:0]         count;
    
42.    wire         adc_cs_b = count<32 ? 0 : 1;
    
43.    wire         ccs = count<32 ? 0 : 1;
    
44.    wire         adc_clk = count[0];
    
45.    wire         sss = count[0];
    
46.    wire         rdy = count==32 ? 1 : 0;
    
47.    wire         adc_clk2 = adc_clk;
    
48.    reg [11:0]         tmp0, tmp1;
    
49.    reg [11:0]         v0,v1;
    
50.    reg [31:0]         delay;
    
51.    
    
52.    always @(posedge clk)
    
53.      begin
    
54.         delay <= (delay == 0) ? 0 : delay + 1;
    
55.         if(delay==0) begin
    
56.            count <= count==42 ? 0 : count + 1;
    
57.            tmp0 <= (~adc_clk|adc_cs_b) ? tmp0 : {tmp0[10:0],adc_data0};
    
58.            tmp1 <= (~adc_clk|adc_cs_b) ? tmp1 : {tmp1[10:0],adc_data1};
    
59.            v0 <= rdy ? tmp0 : v0;
    
60.            v1 <= rdy ? tmp1 : v1;
    
61.         end
    
62.      end
    
63. 
    
64. endmodule // adc_driver

复制代码

网上下的，我自己稍微改了一点点