VHDL代码逻辑功能不正常

haizheng4

使用EPM7032的CPLD 控制代码如下

1. --step_motor1 control       
   
2.         PROCESS (pwmin11,pwmin12,pwmin13,pwmin14,mode)
   
3.         VARIABLE count1: integer range 0 to 4;
   
4.         BEGIN
   
5.                 if(mode='1') then
   
6.                         step_motor1 <= (pwmin14,pwmin13,pwmin12,pwmin11);                               
   
7.                 else
   
8.                 IF(pwmin11'event and pwmin11='1') THEN
   
9.                         count1 := count1 + 1;
   
10.                         if(count1=1)then
    
11.                                 step_motor1 <= "1100";
    
12.                         elsif(count1=2)then
    
13.                                 step_motor1 <= "0110";       
    
14.                         elsif(count1=3)then
    
15.                                 step_motor1 <= "0011";       
    
16.                         elsif(count1=4)then
    
17.                                 step_motor1 <= "1001";
    
18.                                 count1 := 0;
    
19.                         end if;
    
20.                 end if;
    
21.                 end if;
    
22.         end process;

复制代码

现在的问题是这样
使用mode =0时，将PWMIN11分成，四个PWM输出，正常
使用mode =1时，step_motor0~2输出正常，PWMIN14对应的step_motor3管脚无输出
然后将step_motor3管脚重新分配一个别的管脚，波形正常

这种情况，是哪里的问题啊，好像不是代码的原因也，求教大家，谢谢！