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module Edge_delay(
CLK,
Resetn,
trigger,
pos_edge2,
pos_edge3
);
input CLK; // 5.3MHz
input Resetn;
input trigger;
output pos_edge2;
output pos_edge3;
reg pos_edge2;
wire pos_edge3;
reg [3:0] counter2;
localparam cnt = 4'd11 ; //
always @(posedge CLK or negedge Resetn) //
begin
if (!Resetn)
begin
counter2 <= 4'd0 ;
pos_edge2 <= 1'b0;
end
else
begin
if (!trigger)
begin
counter2 <= 4'd0 ;
pos_edge2 <= 1'b0;
end
else if (counter2 < cnt)
begin
counter2 <= counter2 + 1'b1 ;
pos_edge2 <= 1'b1;
end
else
begin
counter2 <= cnt ;
pos_edge2 <= 1'b1;
end
end
end
assign pos_edge3 = ((counter2 == cnt) && (trigger)) ? 1'b1 : 1'b0 ; |
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知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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