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发表于 2018-9-19 11:55:29
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https://blog.csdn.net/qq_31811537/article/details/79301639
Verilog重载模块参数,被引用模块名 # (参数1,参数2,…)例化模块名(端口列表);
defparam在某些综合器中无效. 应尽量采用重载模块参数的方法.如: Mem mem_inst # (32,1024) (clr,rstN,wrN,rdN,din, dout) ;
平时不怎么注意语法,# (32,1024) ,这个是什么东东,没看懂,google学习之;
//-----------------------以下部分为网上摘来的--------------//
有机会看下defparam的语法了:如下:
当一个模块引用另外一个模块时,高层模块可以改变低层模块用parameter定义的参数值,改变低层模块的参数值可采用以下两种方式:
1)defparam 重定义参数
语法:defparam path_name = value ;
低层模块的参数可以通过层次路径名重新定义,如下例:
module top ( .....)
input....;
output....;
defparam U1 . Para1 = 10 ;
M1 U1 (..........);
endmodule
module M1(....);
parameter para1 = 5 ;
input...;
output...;
......
endmodule
在上例中,模块M1参数 para1 的缺省值为5,而模块top实例了M1后将参数的值改为10。
2) 实例化时传递参数
在这种方法中,实例化时把参数传递进去,如下例所示:
module top ( .....)
input....;
output....;
M1 #( 10 ) U1 (..........);
endmodule
在该例中,用#( 10 )修改了上例中的参数para1,当有多个参数时,用逗号隔开,如#( 10 , 5 ,3 )传递了3个参数值。
模块参数的方法使得模块的重用性更强,当需要在同一个设计中多次实例化同样的模块,只是参数值不同时,就可以采用模块参数的方式,而不必只因为参数不同产生了多个文件。 |
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