开源Verilog HDL原创UART模块

z350126876 · 发表于 2014-1-19 17:44:24

mark一下。。

yanzhe128 · 发表于 2014-1-19 22:01:36

LZ FPGA设计最好在同步的，你这个发送和接收模块用的行波时钟，这样时序不好控制。最好用时钟使能信号来达到分频效果，这样也能保证整个设计都是同步的。

skyxjh · 发表于 2014-1-19 22:06:45

yanzhe128 发表于 2014-1-19 22:01
LZ FPGA设计最好在同步的，你这个发送和接收模块用的行波时钟，这样时序不好控制。最好用时钟使能信号来达 ...

怎么用时钟使能信号来达到分频效果？

yanzhe128 · 发表于 2014-1-19 22:40:40

skyxjh 发表于 2014-1-19 22:06
怎么用时钟使能信号来达到分频效果？

（
input sysclk,
input baud_clk16x_en
）
always@(posedge sysclk)
begin
if(baud_clk16x_en == 1'b1)
begin
<= ....
end
end

yanzhe128 · 发表于 2014-1-19 22:43:43

对sysclk 用使能脉冲在次离散

skyxjh · 发表于 2014-1-19 22:48:14

yanzhe128 发表于 2014-1-19 22:40
（
input sysclk,
input baud_clk16x_en

怎么实现分频？你这个baud_clk16x_en信号从哪里来？

yanzhe128 · 发表于 2014-1-19 23:04:33

skyxjh 发表于 2014-1-19 22:48
怎么实现分频？你这个baud_clk16x_en信号从哪里来？

我只是举个例子啊，你自己想下嘛。就是一个脉冲，你的这个baudset模块小改一下就可以了

skyxjh · 发表于 2014-1-19 23:24:42

yanzhe128 发表于 2014-1-19 23:04
我只是举个例子啊，你自己想下嘛。就是一个脉冲，你的这个baudset模块小改一下就可以了 ...

你改一下放上来吧，大家学习一下

jordonwu · 发表于 2014-1-19 23:29:25

mark,学习

emobbs · 发表于 2014-1-20 08:37:45

mark一下，很好，谢谢分享

fayuanye · 发表于 2014-3-8 22:37:20

精彩！！学习！！

w717342899 · 发表于 2014-3-8 23:12:34

好厉害的样子

华仔 · 发表于 2014-3-10 14:25:06

楼主真无私，正需要这个

pengyuan0820 · 发表于 2014-5-12 17:46:38

l楼主真好谢谢了

郭俊文 · 发表于 2014-5-12 18:52:21

学习了，楼主好牛！

andmain999 · 发表于 2014-6-1 08:52:28

路过支持一下

BrightWang · 发表于 2014-6-1 09:11:33

标记，开源Verilog HDL原创UART模块

zhdiamond · 发表于 2014-6-2 10:17:07

有益！受教

zhdiamond · 发表于 2014-6-6 16:54:55

请问fifo模块中， {addrbits{1'b0}} 是什么意思呢？

skyxjh · 发表于 2014-6-7 01:02:26

zhdiamond 发表于 2014-6-6 16:54
请问fifo模块中， {addrbits{1'b0}} 是什么意思呢？

{addrbits{1'b0}} 的意思是addrbits位0

fgdzypf · 发表于 2014-6-7 08:13:34

高手，支持楼主了，

leicai05 · 发表于 2014-6-7 08:44:43

牛逼，有用到的时候在来拜读

蓝蓝的恋 · 发表于 2014-6-7 09:11:49

楼主好人，不说些什么都不好意思了~

yuchands · 发表于 2014-8-10 20:36:29

接收模块中
                              4'hA: begin //数据处理
                                    dbuf[cnt_bit] <= (sample[7] & sample[8]) | (sample[7] & sample[9]) | (sample[8] & sample[9]); //择多滤波（低通滤波）
                                    if(dbuf[0] == hi) rxbusy <= false; //起始位错误，重新检测起始位
这里的获得的dbuf[cnt_bit]不应该直接作为以下起始位、停止位的判断依据，其值在下一个rxclk周期才生效。

蓝蓝的恋 · 发表于 2014-8-11 08:47:02

这个还真没看懂~

skyxjh · 发表于 2014-8-12 12:56:10

yuchands 发表于 2014-8-10 20:36
接收模块中
4'hA: begin //数据处理
...

你分析得对，但不影响通信，只是判断起始位错误会延迟一位时。

qqliyunpeng · 发表于 2014-8-12 13:02:27

下载了，谢了

yayajie · 发表于 2014-8-13 15:31:51

mark，赞

iwqt1983 · 发表于 2014-8-27 16:04:30

请问这个是使用资源最少的一种类型吗?一般设计都要求资源少,功耗低,易于移植,综合性能好才行.

我不乐意啊 · 发表于 2014-9-8 21:55:19

学习了，谢啦

leicai05 · 发表于 2014-9-9 10:58:07

verlog uart实现，学习。

BrightWang · 发表于 2014-9-9 11:33:18

标记，开源Verilog HDL原创UART模块

zzz123456 · 发表于 2014-9-9 13:09:41

记号，收藏

tanqi988 · 发表于 2014-9-10 14:31:54

下载学习。

iqxt88 · 发表于 2014-9-12 13:20:20

顶，支持，谢了！

alfredc · 发表于 2014-9-12 13:21:06

长期潜水员,躺枪了,努力发帖升级

alfredc · 发表于 2014-9-12 13:21:24

长期潜水员,躺枪了,努力发帖升级

易尘 · 发表于 2014-9-12 13:47:18

写的不错相当给力

lansen0815 · 发表于 2014-9-19 15:10:20

mark..................

我命不由天 · 发表于 2014-9-19 17:14:20

yuguoliang · 发表于 2014-9-20 01:34:08

最近在学习Verilog，这个实例真是好资料，谢谢楼主！

gyd0317 · 发表于 2014-9-23 17:27:55

如何实例化主动开机发送现在好像都是接收再发送

蓝蓝的恋 · 发表于 2014-9-23 17:41:35

路过帮顶，顺便看代码~

背西风酒旗 · 发表于 2014-10-7 23:25:30

学习一下！

三角湖的神 · 发表于 2014-10-13 10:55:09

楼主辛苦了

looke2 · 发表于 2014-10-13 14:30:19

楼主确实水平很高呀，大牛学习了

imliyucai · 发表于 2014-10-17 10:06:30

学习了，我也正在搞串口。

WITSOFT · 发表于 2014-10-18 22:41:44

谢谢分享，大有收获啊。有VHDL的UART代码吗？

aquarius0703 · 发表于 2014-10-18 23:43:55

感谢分享

kerenyang · 发表于 2014-10-19 07:11:41

skyxjh 发表于 2013-6-6 00:50
所有模块都没有使用状态机，最大限度节省FPGA资源。

请问群主用状态机不好吗？

xlht · 发表于 2014-10-19 09:07:02

先收藏，顶一下，最近在做一个16位并口的MCU与FPGA转输接口，还在努力搜索范例中

sandgull · 发表于 2014-10-19 12:18:08

谢谢，学习了

skyxjh · 发表于 2014-10-20 21:49:40

kerenyang 发表于 2014-10-19 07:11
请问群主用状态机不好吗？

你用状态机写一个，比较一下，看哪个占用资源多！

lanting1025 · 发表于 2014-11-5 20:47:16

正在学习。mark！

yfyf_510 · 发表于 2014-11-5 21:02:03

东西不错，直接可以拿来用

zhang_ourdev · 发表于 2014-11-5 21:19:14

ddddddddddddddddddd

tang2006 · 发表于 2014-11-5 21:39:49

这个要顶的好贴收藏

yufanyufan77 · 发表于 2014-11-12 07:36:43

正好有个应用，学习一下

朝闻夕道 · 发表于 2014-11-12 08:21:34

这个真是极好的啊；得保留下来；

朝闻夕道 · 发表于 2014-11-12 08:22:01

MARK，可以用的Verilog的UART代码；

停靠点 · 发表于 2014-11-12 08:44:32

mark!!!!!!!

lansen0815 · 发表于 2014-11-12 08:54:57

比较喜欢这种讨论帖子有实践有细节涨知识赞 mark一下

LiuCA · 发表于 2014-11-12 10:29:34

谢谢分享

tang0571 · 发表于 2014-11-12 11:32:41

虽然用不到，还是要顶，uart不好做的，呵呵，现在的m3的uart做的非常非常稳定的也不多吧？听说！

LiuCA · 发表于 2014-11-12 14:09:54

本帖最后由 LiuCA 于 2014-11-12 14:13 编辑

谢谢分享

flamma · 发表于 2014-11-12 16:31:05

Mark，很好的资料。

Xplain · 发表于 2015-3-7 00:29:45

mark， verilog uart开源

nuaa_yzy · 发表于 2015-3-16 16:14:05

下载学习。

varding · 发表于 2015-3-24 21:48:55

mark

yinqian2015 · 发表于 2015-3-25 16:16:55

下载学习

denike · 发表于 2015-3-25 16:27:30

用fpga4fun.com的串口例子使用资源是91

weijie1993 · 发表于 2015-3-25 19:21:32

之前在学校里学过，资料不错。

liucoldstarplus · 发表于 2015-6-24 04:06:37

好的，下拉试试，学习一下。

wq_601840968 · 发表于 2015-6-25 17:25:23

值得研究研究

ludlee · 发表于 2015-6-25 18:03:20

liyang53719 · 发表于 2015-6-25 19:44:17

好东西，收藏之

liangd123654 · 发表于 2015-6-26 09:04:22

MARK，学习

FORDREAM0 · 发表于 2015-6-26 14:22:03

目前学习FPGA中，只不过先学的是VHDL 还是觉得Verilog 更好用一点

simplorer · 发表于 2015-6-26 15:56:35

多谢分享

skyxjh · 发表于 2015-6-26 21:48:32

我觉得Verilog 更好用一点，跟C很象

jay778778 · 发表于 2015-7-12 18:07:12

Mark一下最近刚好在学习这个UART，借助楼主例程学习一下

daska110a · 发表于 2015-7-13 07:59:18

谢谢楼主，好东西

xh2008email · 发表于 2015-9-9 07:27:31

高手如云呀！！

skyxjh · 发表于 2015-9-9 19:33:48

希望能起到抛砖引玉的作用，大家一起学习

沙漠之鹰 · 发表于 2015-10-9 19:10:50

好东西，谢谢分享

plq · 发表于 2015-12-8 23:24:47

高手呀，学习学习呀

cao198810 · 发表于 2015-12-8 23:37:46

这个一定要看看

FORDREAM0 · 发表于 2015-12-9 12:29:38

支持撸主分享更多的资料

yaxiaoyu · 发表于 2015-12-9 13:28:21

不错

guo407214944 · 发表于 2016-9-9 16:59:35

受益匪浅。谢谢、

MiniCat · 发表于 2016-10-31 13:14:41

注释详细,顶！

dengfeng5357 · 发表于 2016-11-1 14:53:04

感谢分享,太精彩了.

吉安的心该有 · 发表于 2018-6-6 09:34:37

牛皮。。。。。

吉安的心该有 · 发表于 2018-6-6 13:48:11

本帖最后由吉安的心该有于 2018-6-6 13:49 编辑

assign lout = lout1 ? 1'b1 : lout0 ? lout : 1'b0; //择多滤波（低通输出）
这一句在ISE中编译有警告，不知楼主会有这个警告吗？
有无啥解决方法，指点下。将这一句改成 "assign lout = lout1 ? 1'b1 : lout0 ? 1'bx : 1'b0; " 警告可以消除
WARNING:Xst:737 - Found 1-bit latch for signal <O_lout>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.
WARNING:Xst:3002 - This design contains one or more registers/latches that are directly
incompatible with the Spartan6 architecture. The two primary causes of this is
either a register or latch described with both an asynchronous set and
asynchronous reset, or a register or latch described with an asynchronous
set or reset which however has an initialization value of the opposite
polarity (i.e. asynchronous reset with an initialization value of 1).

skyxjh · 发表于 2018-6-9 22:45:54

你这样一改意义就变了吧？

jjj · 发表于 2018-6-10 07:50:30

最近串口不够用，看看这个能不能扩展几个串口用用，

yat · 发表于 2018-6-10 10:50:56

mark 开源Verilog HDL原创UART模块

四川李工 · 发表于 2018-6-21 17:14:22

mARK 下好撸主好样的！！

deepway · 发表于 2018-6-28 15:03:21

module lowpass(
      input clk,
      input lin,
      output lout
      );
      reg [3:0] lpbuf;
      always @ (posedge clk) begin lpbuf <= {lpbuf[2:0],lin}; end
      wire lin1 = & lpbuf;
      wire lin0 = | lpbuf;
      assign lout = (lin1 == 1'b1) ? 1'b1 : (lin0 == 1'b0) ? 1'b0 : lout;
endmodule

楼主的低通模块中如下两段有点不太明白：
wire lin1 = & lpbuf;
wire lin0 = | lpbuf;

lin1 和 lin0 默认都是 1位宽度的，
如果和 lpbuf 分别进行 “与” “或” 操作的话，
实际是与 lpbuf[0] 进行 “与” “或” 操作，
还是与 lpbuf整体进行 “与” “或” 操作。

skyxjh · 发表于 2018-7-7 08:05:52

lpbuf为全1时lin1为1， lpbuf为全0时lin0为0