关于Verilog HDL位操作的问题

loyoan

我想实现如下功能：有data[7:0]，
每次时钟沿到来更新data：
左移一位，最低位为data[7]+data[4]+data[3]+data[2]。

原来是这样写的：
data<={data[6:0],(data[7]+data[4]+data[3]+data[2])};
,但是仿真出来不对，
改为
reg temp[2:0];

temp[2:0]<=(data[7]+data[4]+data[3]+data[2]);
data<={data[6:0],temp[0]};
就对了。

请问这是什么原因，谢谢大大~
还有就是，如果我想用第一种方式（不引入temp）实现这个功能，要怎么修改代码？

蓝色风暴@FPGA

LZ不要把Verilog当c语言写、
至于为什么第一种方式仿真不对、打开RTL一看便知

loyoan

蓝色风暴@FPGA 发表于 2013-5-20 22:17
LZ不要把Verilog当c语言写、
至于为什么第一种方式仿真不对、打开RTL一看便知 ...

好吧，那能不能告诉我要实现那个功能要怎么写？

dashashi

把加改成异或不知道行不

loyoan

dashashi 发表于 2013-5-20 22:35
把加改成异或不知道行不

谢谢~
改成
data<={data[6:0],(data[7]^data[4]^data[3]^data[2])};
就对了，
那个temp不改的话好像也不对

mitchell

loyoan 发表于 2013-5-20 22:51
谢谢~
改成
data

reg temp[2:0];
temp[2:0]=(data[7]+data[4]+data[3]+data[2]);
data<={data[6:0],temp[0]};

这样就对了，但是很不推荐。