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我想把 div分频后的时钟,作为UARTAutomatic 模块的输入时钟,怎么把下面两个模块和到一起呀?
谢谢
module UARTAutomatic
(
Clk,
RSTn,
/*port*/
Rxd,
Txd
);
input Clk ;
input RSTn ;
input Rxd ;
output Txd ;
wire Txd ;
wire SendRequest ;
wire [7:0] DataIn ;
wire [7:0] DataOut ;
wire ReceiveByteFinish ;
wire SendByteFinish ;
assign SendRequest = ReceiveByteFinish ;
assign DataIn = DataOut ;
UART UARTEx01
(
.Clk ( Clk ),
.RSTn ( RSTn ),
.Rxd ( Rxd ),
.SendRequest ( SendRequest ),
.DataIn ( DataIn ),
.Txd ( Txd ),
.DataOut ( DataOut ),
.ReceiveByteFinish ( ReceiveByteFinish ),
.SendByteFinish ( SendByteFinish )
);
endmodule
// 分频
module div(Clk,clkout);
input Clk;
output reg clkout;
reg [12:0] count;
always@(posedge Clk) begin
if(count==27) begin
count<=0;
clkout<=~clkout;
end
else begin
count<=count+1;
clkout<=clkout;
end
end
endmodule
新人,目前水平,点灯阶段...
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阿莫论坛20周年了!感谢大家的支持与爱护!!
知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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