altera官方 sdr_sdram疑问？？

chenjm · 发表于 2013-4-19 11:22:01

本帖最后由 chenjm 于 2013-4-19 11:27 编辑

请问版主和各位大大:
官方sdr_sdram有文档说明：

图片中controller到sdram芯片之间有个clk，但为什么官方程序中就没有这个信号？？？
官方规格书：

官方程序信号模块如下：

望各位高手指点一二。万幸！

chenjm · 发表于 2013-4-19 11:28:41

请各位大大帮帮忙，最近在弄faga直接驱动sdram，，快要崩溃了。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

skycomm · 发表于 2013-4-19 11:30:35

有的这是sdram的时钟一般PLL生成

wye11083 · 发表于 2013-4-19 11:38:16

skycomm 发表于 2013-4-19 11:30
有的这是sdram的时钟一般PLL生成

看样子SDR的时钟确实丢给用户去处理了。

chenjm · 发表于 2013-4-19 14:58:18

本帖最后由 chenjm 于 2013-4-19 15:11 编辑

是不是把CLK133B输出到sdram就可以了？

chenjm · 发表于 2013-4-19 15:06:03

是不是这样添加clk信号？？？

chenjm · 发表于 2013-4-19 15:18:40

wye11083 发表于 2013-4-19 11:38
看样子SDR的时钟确实丢给用户去处理了。

这样对吗？？？谢谢你百忙中回复！

wye11083 · 发表于 2013-4-19 15:57:38

看上去没问题，你得测试并调试读延时。SDRAM的HOLD一般为2ns。

altera官方 sdr_sdram疑问？？

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