搜索
bottom↓
回复: 6

如何在quartus ii中调用modelsim-altera仿真*.bdf文件?

[复制链接]

出0入0汤圆

发表于 2013-2-25 18:17:10 | 显示全部楼层 |阅读模式
quartus ii使用modelsim-altera如何仿真*.bdf文件?
*.bdf文件中包含 PLL 和自己生成的symbol
哪位前辈有这方面的经验,请指教一下,在网上找资料,实在是找不到啊,各位大神啊!求助啊!

阿莫论坛20周年了!感谢大家的支持与爱护!!

知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)

出0入0汤圆

发表于 2013-2-26 01:21:52 | 显示全部楼层
好像是先生成Verilog再调用的。顶层文件的bdf点File-Create/updatexxx-第一个就是,选Verilog,然后在project的eda的setting里设置.v文件

出0入0汤圆

 楼主| 发表于 2013-2-26 22:11:29 | 显示全部楼层
lsy-forever 发表于 2013-2-26 01:21
好像是先生成Verilog再调用的。顶层文件的bdf点File-Create/updatexxx-第一个就是,选Verilog,然后在proje ...

你说的这个方法,我试过了,因为在.bdf文件中包含了一个ALTERA的 PLL,所以不成功,我把PLL去掉之后还是不行, 不知道是啥原因

出0入0汤圆

 楼主| 发表于 2013-2-26 22:12:13 | 显示全部楼层
有没有高手啊,求指点啊!

出0入0汤圆

 楼主| 发表于 2013-2-27 15:29:48 | 显示全部楼层
高手看到没有啊?

出0入0汤圆

发表于 2013-7-6 15:09:18 | 显示全部楼层
同问,求指导

出0入0汤圆

发表于 2014-8-19 15:58:42 | 显示全部楼层
首先需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。在Quartus下,保持*.bdf为活动窗口状态,运行[File]/[Create/Update]/[Create HDL Design File for Current File]命令,在弹出窗口选择文件类型为Verilog HDL,即可输出*.v顶层文件。
回帖提示: 反政府言论将被立即封锁ID 在按“提交”前,请自问一下:我这样表达会给举报吗,会给自己惹麻烦吗? 另外:尽量不要使用Mark、顶等没有意义的回复。不得大量使用大字体和彩色字。【本论坛不允许直接上传手机拍摄图片,浪费大家下载带宽和论坛服务器空间,请压缩后(图片小于1兆)才上传。压缩方法可以在微信里面发给自己(不要勾选“原图),然后下载,就能得到压缩后的图片。注意:要连续压缩2次才能满足要求!!】。另外,手机版只能上传图片,要上传附件需要切换到电脑版(不需要使用电脑,手机上切换到电脑版就行,页面底部)。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版|Archiver|amobbs.com 阿莫电子技术论坛 ( 粤ICP备2022115958号, 版权所有:东莞阿莫电子贸易商行 创办于2004年 (公安交互式论坛备案:44190002001997 ) )

GMT+8, 2024-7-24 03:22

© Since 2004 www.amobbs.com, 原www.ourdev.cn, 原www.ouravr.com

快速回复 返回顶部 返回列表