给定一个时钟怎么做4倍频

蓝色风暴@FPGA · 发表于 2013-1-25 00:15:24

给定一个时钟clk，现在想四倍频它，不用锁相环，逻辑能不能做？

mdj-fish · 发表于 2013-1-25 08:45:49

预测，修正，。。。但是这也是锁相环的一部分，没有思路！

NJ8888 · 发表于 2013-1-25 08:47:54

本帖最后由 NJ8888 于 2013-1-25 08:49 编辑

给定频率的话是很简单的,每来次外部脉冲上升沿,内部计数器按它频率的四倍发脉冲,对每次外部时钟上升边沿都重新同步,因为你没说频率变不变所以只能按"给定"推论是固定频率

wye11083 · 发表于 2013-1-25 08:57:41

逻辑也能做，用长长的延时环计算抽样点。

蓝色风暴@FPGA · 发表于 2013-1-25 09:41:45

NJ8888 发表于 2013-1-25 08:47
给定频率的话是很简单的,每来次外部脉冲上升沿,内部计数器按它频率的四倍发脉冲,对每次外部时钟上升边沿都 ...

怎么说呢，我想做音频时钟sck重建mclk，虽然sck是可配置成固定的3.072MHZ，想重建成12.288MHZ的mclk
你这样做误差比较大

蓝色风暴@FPGA · 发表于 2013-1-25 09:42:11

wye11083 发表于 2013-1-25 08:57
逻辑也能做，用长长的延时环计算抽样点。

前辈能说详细点么？

wye11083 · 发表于 2013-1-25 11:16:42

蓝色风暴@FPGA 发表于 2013-1-25 09:42
前辈能说详细点么？

称不上前辈，不过ALTERA的LCELL是有用的。你可以配置一大串LCELL，然后接一根线出去（否则LCELL是会被综合掉的），然后从中间取K个抽头，以每个抽头分别对CLK采样，取CLK采样跳跃点M为1/2CLK抽头，取M/2地方的抽头为1/4CLK抽头（大致位置），取M/4地方的抽头为1/8CLK，取3M/4地方的抽头为3/8CLK，然后就用1/2CLK，1/4CLK，1/8CLK，3/8CLK通过异或直接就可以产生4倍频。但是这个频率占空比肯定是不确定的，不如用PLL来得方便。

jay007 · 发表于 2013-1-25 14:49:33

还是搞个简单的数字锁相环靠谱

给定一个时钟怎么做4倍频

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