FPGA的设计里面，添加时钟约束的工作量是不是占了50%？

german010 · 发表于 2012-11-16 17:37:00

刚开始看时钟约束，内容看着还挺多的，FPGA的设计里面，添加时钟约束的工作量是不是占了50%？

coffeerr2004 · 发表于 2012-11-16 17:38:27

我觉得是写testbench的时间比较多

qinxg · 发表于 2012-11-16 17:42:46

不用. 把每个io都用加时钟缓冲, 而且把缓冲设置在IOB模块. 这样时钟只要约束频率即可.

Fourier00 · 发表于 2012-11-16 17:59:49

夸张了，设计，仿真占的时间比较多，后端约束可能只有5%都不到

german010 · 发表于 2012-11-17 09:34:30

Fourier00 发表于 2012-11-16 17:59
夸张了，设计，仿真占的时间比较多，后端约束可能只有5%都不到

可能因为刚开始接触，看到时间约束的内容很头大，内容也不少，才有这感觉

wangshaosh123 · 发表于 2012-11-17 11:16:29

约束占的很少一般都是简单的时序约束
仿真占的比例多

mymainmail · 发表于 2012-11-17 11:20:29

时序约束文件编写应该算是在后仿真里面，算是验证的一部分。如果在上面花的时间太多的话要么是前面写的不合理，要么是器件满足不了要求。前面一个的原因可能主要是没有利用好芯片内的资源如快速进位链等，后面一个就是选型不当了

pocker5200 · 发表于 2012-11-17 11:39:45

刚开始的话可以把时序约束交给综合工具

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