verilog 两个wire变量之间能否互相切换？

german010 · 发表于 2012-11-7 17:35:37

两个module分别产生不同的数据，出来两个wire 变量[16：0] rdf_dout ，[16：0] uart_q ，
想通过一个标志line_change_flg来控制将数据输出到tx_data ，
下面这样觉得有问题
always @(posedge clk_25m)
if(line_change_flg)//sdram
tx_data <= rdf_dout;
else //fifo
tx_data <= uart_q;

如何实现？

sky5566 · 发表于 2012-11-7 17:39:49

你先學會這樣的應用
assign tx_data =line_change_flg? ........

........:......

..........;

mayiqing888 · 发表于 2012-11-7 17:53:56

楼上言之有理

zxq6 · 发表于 2012-11-7 18:16:32

sky5566 发表于 2012-11-7 17:39
你先學會這樣的應用
assign tx_data =line_change_flg? ................:......... ...

请教一下，这两种方式出来的逻辑有区别吗？

sky5566 · 发表于 2012-11-7 19:04:41

本帖最后由 sky5566 于 2012-11-8 07:49 编辑

zxq6 发表于 2012-11-7 18:16
请教一下，这两种方式出来的逻辑有区别吗？

你先了解何謂同步?何謂異步?慢慢就知道同步與異步有何區別了?

german010 · 发表于 2012-11-8 08:34:58

sky5566 发表于 2012-11-7 17:39
你先學會這樣的應用
assign tx_data =line_change_flg? ................:......... ...

不明白什么意思，好像说的不是一个事情

verilog 两个wire变量之间能否互相切换？

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