求一段Verilog HDL写的CPLD代码。详见帖子。

Sullivan · 发表于 2012-11-5 07:40:55

代码实在是搞不定，特来求助。悬赏权当是试验论坛功能了，还请大家多多帮忙！
输入输出：输入2线，输出10线(8+2)。
硬件：50兆晶振，EPM570
描述：输入2线可组成4种状态(00，01，10，11)，分别对应4个输出频率：125Hz,1K,32.768k,64k。
主输出8根线输出查表内容（0x00~0xff)。表大小暂定为100，内容随便。
表格全部输出一次称为一个周期，输出频率就是指每秒的周期数。
辅助输出2路分别在当前频率下的90度和180度输出方波，也就是第25和50个表格序号时。方波频率同周期频率。
功能描述完毕，期待众高手帮忙！

zhoulei123 · 发表于 2012-11-5 08:28:02

这个没什么难的，怎么会搞不定呢，，，，

mayiqing888 · 发表于 2012-11-5 09:10:42

32.768K和64K，好像不太容易做到吧。50M/（32.768k*100）= 15.2588，分频的话，误差会比较大吧？貌似只能分出33.333K的来

kebaojun305 · 发表于 2012-11-5 09:19:20

最好用带PLL的来整估计简单点。比如A3P125

Sullivan · 发表于 2012-11-5 11:52:44

mayiqing888 发表于 2012-11-5 09:10 32.768K和64K，好像不太容易做到吧。50M/（32.768k*100）= 15.2588，分频的话，误差会比较大吧？貌似只能 ...

也行，那就33.333k和66.667k也行。

Sullivan · 发表于 2012-11-5 11:54:23

zhoulei123 发表于 2012-11-5 08:28 这个没什么难的，怎么会搞不定呢，，，，

所谓难者不会，会者不难。我刚玩CPLD不久，还请众高手指点。

Sullivan · 发表于 2012-11-5 14:05:06

顶起来！

Sullivan · 发表于 2012-11-5 16:27:38

再顶！

Sullivan · 发表于 2012-11-5 19:42:23

Henjay724 · 发表于 2012-11-5 07:40:56

提示: 作者被禁止或删除内容自动屏蔽

kingkoyan · 发表于 2012-11-12 09:45:10

果然有大神

Sullivan · 发表于 2012-11-13 07:39:58

Henjay724 发表于 2012-11-11 15:26
以前都是写VHDL的，刚转Verilog没多久，练个手，不对请见谅

感谢第一个回复。
我没看到输出的表格在哪？

Henjay724 · 发表于 2012-11-13 08:23:16

提示: 作者被禁止或删除内容自动屏蔽

ngyg12 · 发表于 2012-11-13 08:27:23

看看 DDS 呗，感觉差不多

Sullivan · 发表于 2012-11-13 17:39:48

Henjay724 发表于 2012-11-13 08:23
你说的表格输出是指什么？是不是dout8从0-99循环

不是的。是一个波形表，或者说就是DDS的内容，可以使三角波、正弦波、锯齿波、或者任意杂乱无章的波形。
我的意思是写个数组一样的东西，差数组不停输出0号元素~99号元素。数组内容待定。

求一段Verilog HDL写的CPLD代码。详见帖子。

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