请教一个Verilog的问题，testbench仿真之后的输出一直是高阻态

dhbighead

请教一个Verilog的问题，testbench仿真之后的输出一直是高阻态

一个四选一的选择器

1. module mux4_1(d0,d1,d2,d3,s0,s1,EN_n,data_out);
   
2.         input d0,d1,d2,d3;
   
3.         input s0,s1;
   
4.         input EN_n;
   
5.         output reg data_out;
   
6.         always @ (d0 or d1 or d2 or d3 or s0 or s1 or EN_n)
   
7.         if(EN_n)
   
8.                 data_out <= 1'bz;
   
9.         else
   
10.                 case ({s1,s0})
    
11.                         2'b00: data_out <= d0;
    
12.                         2'b01: data_out <= d1;
    
13.                         2'b10: data_out <= d2;
    
14.                         2'b11: data_out <= d3;
    
15.                         default: data_out <= 1'dx;
    
16.                 endcase
    
17. endmodule
    

复制代码

这里是testbench

1. // *****************************************************************************
   
2. // Generated on "11/03/2012 13:14:20"
   
3.                                                                                 
   
4. // Verilog Test Bench template for design : mux4_1
   
5. //
   
6. // Simulation tool : ModelSim-Altera (Verilog)
   
7. //
   
8. module mux4_1();
   
9. // test vector input registers
   
10. reg EN_n;
    
11. reg d0;
    
12. reg d1;
    
13. reg d2;
    
14. reg d3;
    
15. reg s0;
    
16. reg s1;
    
17. // wires                                               
    
18. wire data_out;
    
19. initial                                                
    
20. begin
    
21.         EN_n <= 1;
    
22.         d0 <= 1;
    
23.         d1 <= 0;
    
24.         d2 <= 1;
    
25.         d3 <= 0;
    
26.    s0 <= 0;
    
27.         s1 <= 0;
    
28.         forever #10 {s1,s0} <= $random;
    
29. end
    
30. initial
    
31.         #5000 EN_n <= 0;
    
32. initial                                                
    
33.         #10000
    
34.         $stop;
    
35. endmodule
    

复制代码

仿真之后的结果如图




输出值一直是HiZ
不知何故

mitchell

子模块例化都没有，不高阻才怪呢

dhbighead

mitchell 发表于 2012-11-3 17:46
子模块例化都没有，不高阻才怪呢

1. // assign statements (if any)                          
   
2. mux4_1 (
   
3. // port map - connection between master ports and signals/registers   
   
4.         .EN_n(EN_n),
   
5.         .d0(d0),
   
6.         .d1(d1),
   
7.         .d2(d2),
   
8.         .d3(d3),
   
9.         .data_out(data_out),
   
10.         .s0(s0),
    
11.         .s1(s1)
    
12. );

复制代码

那一定是这个了。。。

我以为没什么用。。