新手求助

田园牧歌

小弟最近准备做毕业设计，其中涉及数字逻辑电路，用到与，或，非门，本来打算用74系列，但是估计得用10多片，就转而用CPLD，之前都是玩51和STM32，CPLD没接触过。查了两天资料。有几个问题请教一下大虾：
1，CPLD最小系统包括主芯片、调试接口、电源、存储器、电源、时钟、复位电路，其中存储器和时钟电路能不能省掉？存储器省掉后，掉电之后CPLD的数据会不会丢失？
2，下面图片是我用CPLD产生的逻辑电路，和目前CPLD选型   EPM3032A TC44-10N ，这款CPLD够不够用？以及查阅了这款CPLD的数据手册没看到复位信号接口，时钟接口有两个，该接哪一个？用过的大虾能不能说下。在此谢过。

DepravedLucien

我没有用过CPLD 下面的回答是根据FPGA来推测的  所以答案不是很确定一定以及肯定。。。
1、你上面说的存储器是干嘛用的？是配置芯片吗？  CPLD不需要外部配置芯片，掉电后数据不会丢失  CPLD好像内部可以产生时钟
2、你可以在软件编译后，看资源是否足够。时钟可以接GCLK1或GCLK2任意一个  复位应该是接GCLRn引脚吧

DepravedLucien

你的设计只是纯组合逻辑的话  时钟可以省掉

田园牧歌

DepravedLucien 发表于 2012-10-23 16:36
我没有用过CPLD 下面的回答是根据FPGA来推测的  所以答案不是很确定一定以及肯定。。。
1、你上面说的存储 ...

谢谢你。

田园牧歌

DepravedLucien 发表于 2012-10-23 16:41
你的设计只是纯组合逻辑的话  时钟可以省掉

是的，只是纯组合逻辑电路。

DepravedLucien

田园牧歌 发表于 2012-10-23 19:46
是的，只是纯组合逻辑电路。

纯组合逻辑电路可能有毛刺存在  因为布线延时等原因

yayakimwu

速度要求不高的话没所谓了

田园牧歌

DepravedLucien 发表于 2012-10-24 08:59
纯组合逻辑电路可能有毛刺存在  因为布线延时等原因

时钟加上去会不会造成CPLD采集频率跟上述的5路信号频率不匹配？