FPGA器件掉电后管脚处于什么状态？

yayakimwu · 发表于 2012-10-17 11:47:25

各位，请教一下，目前手头上用ALTERA C4片子，fpga有部分IO通过排线和其他板通信，板子上有10k上拉电阻。现在问题是，FPGA板子如果掉电，IO还是和另外板子相连，按理说此时IO应该上拉到高电平了，但实际上电平测到时0.8V，拉不高，还1K上拉，也就只能上拉到2.1V，请问这是怎么一回事？ fpga管脚内阻太低吗？

kebaojun305 · 发表于 2012-10-17 11:51:34

本帖最后由 kebaojun305 于 2012-10-17 11:52 编辑

1K肯定拉不高看看IO的结构就知道了 IO口一般都有个2个二极管分别接到地和电源的不上电你直接在IO口上供电然后这个电压通过内部的二极管直接接到FPGA的VCC上了你可以想下这个内阻肯定大不了。

rx_78gp02a · 发表于 2012-10-17 22:22:53

本帖最后由 rx_78gp02a 于 2012-10-18 01:02 编辑

唉，看来我太二了，没看清楚是掉电啊！

FPGA器件掉电后管脚处于什么状态？

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