VHDL语言问题

unnormal

各位前辈，小弟学习FPGA遇到这样的一个问题，在Verilog中的  `define AAA   (count==3'd0)   这种用法  我想在VHDL中使用，应该怎么样写啊？在此先谢谢各位前辈了，小弟刚刚学习，希望前辈指点一下！谢谢！

usingavr

好像没有这种用法。但VHDL有一些语法可以实现参数和代码的复用，好像是generic generate等等

unnormal

usingavr 发表于 2012-9-19 13:59
好像没有这种用法。但VHDL有一些语法可以实现参数和代码的复用，好像是generic generate等等 ...

谢谢您啊  我也是在找这个  不过没有找到  因为我刚学  所以我以为是因为我学的不够的原因  所以想问一下  再次谢谢您啊  嘿嘿

今世小浪子

`define AAA   (count==3'd0)

你直接 写成 ‘define AAA 3'h0；不得了 非得那么个形式

sky5566

今世小浪子 发表于 2012-9-20 15:16
`define AAA   (count==3'd0)

你直接 写成 ‘define AAA 3'h0；不得了 非得那么个形式

我也有问题请教,使用 16 位资料怎么取 0~8 位bit 给 Q?
Q 是 ( 8 downto 0 )
Q <=x"FFF"( 8 downto 0 );

今世小浪子

sky5566 发表于 2012-9-20 19:13
我也有问题请教,使用 16 位资料怎么取 0~8 位bit 给 Q?
Q 是 ( 8 downto 0 )
Q

如你所说 一16位数据定义为 reg [15：0] a = 16‘h7777，取其0~8位？（0~8为9位  你确定？）  只需取 a[8:0] 即可！

sky5566

今世小浪子 发表于 2012-9-21 21:26
如你所说 一16位数据定义为 reg [15：0] a = 16‘h7777，取其0~8位？（0~8为9位  你确定？）  只需取 a[8 ...

VHDL
例如 signal    Q : std_logic_vector(8 downto 0);
但是0x7777放入 Q <= h"7777"(6 downto 0);

今世小浪子

sky5566 发表于 2012-9-22 00:15
VHDL
例如 signal    Q : std_logic_vector(8 downto 0);
但是0x7777放入 Q

VHDL  也一样   只要取(15 downto 0)中的 （8 downto 0)

sky5566

今世小浪子 发表于 2012-9-23 22:35
VHDL  也一样   只要取(15 downto 0)中的 （8 downto 0)

你还是误解我的意思..
Q已经是 （8 downto 0) ,但是0x7777 非（8 downto 0)
来源是 0x7777,目地是Q
也就是说 0x7777提取 （8 downto 0) 放到Q

h"7777"（8 downto 0)<==保證錯誤