VHDL 使用 WAIT UNTIL 问题?

sky5566

CPLD 这样编辑正常,但是 FPGA 却错误?为什么?                              
WAIT UNTIL (LEDA'EVENT  AND LEDA = '1') OR (LED_B'EVENT AND LED_B = '1');

只能判读一个吗?
WAIT UNTIL (LED_B'EVENT AND LED_B = '1');   

原为Verilog要怎么改成 VHDL?
always @(posedge LEDA  or posedge LED_B)              

magicer2010

你貌似需要加个大括号，后面只有一条判定，但是你可以扩充成多条判定。。。。。。。。
话说 我觉得 咱们板块 是不是需要增加一个 VHDL语言研究子块？ 为什么这么说呢？FPGA的语言不同于别的芯片，因为是硬件描述语言，所以每条语句需要很精确的表达出它的意思，而且VHDL语言有很多的版本，使用条件非常复杂，一般人不好理解。所以需要有一个专门的板块来进行细致的语句应用研究。我觉得是这样。。

sky5566

magicer2010 发表于 2012-9-16 14:35
你貌似需要加个大括号，后面只有一条判定，但是你可以扩充成多条判定。。。。。。。。
话说 我觉得 咱们板 ...

不行,依然错误...

原为Verilog要怎么改成 VHDL?
always @(posedge LEDA  or posedge LED_B)   

magicer2010

sky5566 发表于 2012-9-16 14:39
不行,依然错误...

原为Verilog要怎么改成 VHDL?

什么错误，把错误提示发上来。。。。。。。。。。。。


还有就是你把那个or 用| 这类的符号替换试试，你那两个括号生成的是逻辑数值，貌似是需要用这个符号  |           的

sky5566

问题已经解决,以后再也不敢使用 X-HDL3 翻译Verilog
原因是不可能同时判读 2 个前缘讯号
WAIT UNTIL 或是 WAIT ON 很少人使用,还是使用标准的 VHDL 架构问题比较少.

magicer2010

sky5566 发表于 2012-9-16 16:02
问题已经解决,以后再也不敢使用 X-HDL3 翻译Verilog
原因是不可能同时判读 2 个前缘讯号
WAIT UNTIL 或是 W ...

意思是说一条vhdl语句同时只能描述一个信号么？要描述N个信号至少需要N条是么？