关于74HC245和FPGA verilog缓冲器（buf）

yixin1851 · 发表于 2012-8-28 09:48:46

本帖最后由 yixin1851 于 2012-8-28 19:04 编辑

一直在请教问题，这次也不例外，请各位大侠多多指教。
1.请推荐tTHL/tTLH比74HC245更小的缓冲器IC。

2.我想用verilog实现一个类似74HC245的缓冲器，保证其他电路不受FPGA的影响。虽然从RTL视图中看没什么问题，但是实际上其他电路会受到影响而不工作。
verilog缓冲器（buf），该怎么描述呢？我的描述如下：
buf (sd_clkk,sd_clk);
buf (data00,data0);
buf (data11,data1);
buf (data22,data2);
buf (data33,data3);
buf (_cmdd,_cmd);

PS:我不懂FPGA IO怎么设置，也不会时序约束和分析。搞FPGA像玩单片机一样，写好程序下开发板中观察功能是否实现。现在问题多多啊，但又不知道怎么解决。

NJ8888 · 发表于 2012-8-28 10:01:10

外包可以

dragon_hn · 发表于 2012-8-28 10:29:38

CPLD足够了.74245,画原理图也能画出来吧?

yixin1851 · 发表于 2012-8-28 10:29:48

NJ8888 发表于 2012-8-28 10:01
外包可以

多谢回复。
外包是不可能的，因为我搞不搞的定，对老板没有一点影响。

yixin1851 · 发表于 2012-8-28 10:32:15

dragon_hn 发表于 2012-8-28 10:29
CPLD足够了.74245,画原理图也能画出来吧?

您好，多谢回复。

我起初是用的74HC245，但是发现它的上升/下降时间满足不了要求。能推荐比它更快的IC吗？

h2feo4 · 发表于 2012-8-28 10:43:17

1，74LVC245
2，不需要buf，直接把线从输入连到输出就好

yixin1851 · 发表于 2012-8-28 10:48:38

h2feo4 发表于 2012-8-28 10:43
1，74LVC245
2，不需要buf，直接把线从输入连到输出就好

感谢回复

不用buf的话，其他电路没办法工作。FPGA截取其他仪器的一个大概10M作用信号。

h2feo4 · 发表于 2012-8-28 10:56:27

yixin1851 发表于 2012-8-28 10:48
感谢回复

不用buf的话，其他电路没办法工作。FPGA截取其他仪器的一个大概10M作用信号。 ...

在FPGA里面使用buf基本上是没有意义的，你就是写了在综合的时候也会自动删除

yixin1851 · 发表于 2012-8-28 11:03:53

h2feo4 发表于 2012-8-28 10:56
在FPGA里面使用buf基本上是没有意义的，你就是写了在综合的时候也会自动删除 ...

感谢
但是我在RTL视图里能看到buffer啊。
如果FPGA里的buf没有用的话，那么只有外加buffer了？

philoman · 发表于 2012-8-28 11:10:12

1、FPGA内部当然有buf；
2、RTL中有buffer，但还是会被Map/Place/Route给优化掉；
3、把你的需求描述清楚，比如框图，以及Tsetup/Thold；
4、“其他仪器不工作”，加了buf就工作了？问题似乎不在这里；

h2feo4 · 发表于 2012-8-28 12:01:47

yixin1851 发表于 2012-8-28 11:03
感谢
但是我在RTL视图里能看到buffer啊。
如果FPGA里的buf没有用的话，那么只有外加buffer了？ ...

为什么非要加个buf，必要性在哪里呢？

yixin1851 · 发表于 2012-8-28 12:10:12

philoman 发表于 2012-8-28 11:10
1、FPGA内部当然有buf；
2、RTL中有buffer，但还是会被Map/Place/Route给优化掉；
3、把你的需求描述清楚， ...

非常感谢
Tsetup/Thold大概都在20ns

问题具体描述如下图：

yixin1851 · 发表于 2012-8-28 12:11:22

h2feo4 发表于 2012-8-28 12:01
为什么非要加个buf，必要性在哪里呢？

感谢
加buffer的必要性见上贴。

h2feo4 · 发表于 2012-8-28 15:08:07

yixin1851 发表于 2012-8-28 12:11
感谢
加buffer的必要性见上贴。

这种情况，你在FPGA内部加任何东西都没用，仔细检查你的电平，布线，阻抗。有可能的话提供一些具体电气信息

philoman · 发表于 2012-8-28 15:15:13

yixin1851 发表于 2012-8-28 12:10
非常感谢
Tsetup/Thold大概都在20ns

20ns的片子多得去了,随便个245都能满足,

dragon_hn · 发表于 2012-8-28 16:21:53

楼主是不是把FPGA设置上拉/下拉了?设成高速高阻试试.

yixin1851 · 发表于 2012-8-28 16:35:33

dragon_hn 发表于 2012-8-28 16:21
楼主是不是把FPGA设置上拉/下拉了?设成高速高阻试试.

感谢
请问哪一项是设置高速高阻呢?

yixin1851 · 发表于 2012-8-28 16:41:45

h2feo4 发表于 2012-8-28 15:08
这种情况，你在FPGA内部加任何东西都没用，仔细检查你的电平，布线，阻抗。有可能的话提供一些具体电气信 ...

谢谢建议
用的开发板，接线是手工焊接的。以下是用示波器抓的图片，clk信号还不是固定的，3.3v电平。

liurangzhou · 发表于 2012-8-28 16:51:53

楼主需要的是一个三态门，在语句中加个使能就好：
assign dataout=oen?datain:8'bzzzz_zzzz;

h2feo4 · 发表于 2012-8-28 17:07:09

本帖最后由 h2feo4 于 2012-8-28 17:09 编辑

yixin1851 发表于 2012-8-28 16:41
谢谢建议
用的开发板，接线是手工焊接的。以下是用示波器抓的图片，clk信号还不是固定的，3.3v电平。
...

你给了示波器的图，却没说明每个信号是啥
如果1通道是数据源，2通道是245之后的。说明你FPGA设置错了

yixin1851 · 发表于 2012-8-28 18:58:53

h2feo4 发表于 2012-8-28 17:07
你给了示波器的图，却没说明每个信号是啥
如果1通道是数据源，2通道是245之后的。说明你FPGA设置错了 ...

抱歉，我问题没有描述清楚。
通道1是我认为的CLK信号，通道123无效。
图1和图2是不同时间段的clk信号。不同时间段CLK频率有变化。

这两天没有示波器用，改天我再重新测测。

yixin1851 · 发表于 2012-8-28 19:04:14

liurangzhou 发表于 2012-8-28 16:51
楼主需要的是一个三态门，在语句中加个使能就好：
assign dataout=oen?datain:8'bzzzz_zzzz; ...

感谢
现在下班回家了，明天试试看。

wye11083 · 发表于 2012-8-28 19:12:15

看样子，是信号源的驱动能力不够，你再加buf也没用，还是乖乖在总线前端加buf吧。

h2feo4 · 发表于 2012-8-28 20:33:45

yixin1851 发表于 2012-8-28 18:58
抱歉，我问题没有描述清楚。
通道1是我认为的CLK信号，通道123无效。
图1和图2是不同时间段的clk信号。不 ...

还是没说清楚，不同时间频率有变化，分别是什么条件下呢，第一张图是什么情况下的频率，第二张图是什么情况下的频率。
你的设备频率会随负载变化而变化么还是咋样

wangshaosh123 · 发表于 2012-8-28 20:58:51

~~~~问题看的我一头雾水

yixin1851 · 发表于 2012-8-29 12:10:40

wye11083 发表于 2012-8-28 19:12
看样子，是信号源的驱动能力不够，你再加buf也没用，还是乖乖在总线前端加buf吧。 ...

谢谢分析
上午用74LVC16244试了一下，不稳定。应该是信号源驱动能力不够吧。
下午把74LVC16244加前端试试。
这样子是不是需要两片74LVC16244呢？：
第一片连接仪器和待测物
第二片连接第一片的输出和fpga

yixin1851 · 发表于 2012-8-29 12:14:19

h2feo4 发表于 2012-8-28 20:33
还是没说清楚，不同时间频率有变化，分别是什么条件下呢，第一张图是什么情况下的频率，第二张图是什么情 ...

这两个频率是我用示波器随机抓的
我看到有两个不同的频率，我就截图了。
设备频率不会随负载变化。这个频率应该都是设备发出来的。

wye11083 · 发表于 2012-8-29 13:33:53

yixin1851 发表于 2012-8-29 12:10
谢谢分析
上午用74LVC16244试了一下，不稳定。应该是信号源驱动能力不够吧。
下午把74LVC16244加前端试试 ...

应该是一片162244吧，16位的buf，小型贴片封装，延时在7ns以内。

linjpxt · 发表于 2012-8-29 14:23:36

感觉楼主描述的乱乱的,上个部分图,标注一下也好.
给点我试过的的数据,用的altera的C4,输出100Mhz的时候,幅值应该超过2.5V,150Mhz的时候,幅值降到很低,不可用.
所以你,可以参考看看你是不是负载电容,电阻之类的不区配.

h2feo4 · 发表于 2012-8-29 15:37:21

yixin1851 发表于 2012-8-29 12:14
这两个频率是我用示波器随机抓的
我看到有两个不同的频率，我就截图了。
设备频率不会随负载变化。这个 ...

既然是随机抓的，贴出来想说明什么呢……
我建议的是，不要加buffer，在FPGA输入串个330R电阻，然后再试试看

siriux · 发表于 2012-8-29 18:53:58

mark~~~~~~~~

yixin1851 · 发表于 2012-8-29 19:24:35

h2feo4 发表于 2012-8-29 15:37
既然是随机抓的，贴出来想说明什么呢……
我建议的是，不要加buffer，在FPGA输入串个330R电阻，然后再试 ...

惭愧，您要我提供具体电气信息，我还真不知道具体电气信息是什么，所以我贴了那两个图。
您提供的方法，我明天上班再试试。非常感谢你的建议。

另外：今天用74LVC16244试了一下，在待测物开机的瞬间，74LVC16244的输出有毛刺（用逻辑分析仪抓的），这对我FPGA读取信号有影响。
我再想用什么方法能消除这个毛刺呢？看到你提到的串电阻，我觉得对消除毛刺有作用，明天也试试。

yixin1851 · 发表于 2012-8-29 19:28:09

linjpxt 发表于 2012-8-29 14:23
感觉楼主描述的乱乱的,上个部分图,标注一下也好.
给点我试过的的数据,用的altera的C4,输出100Mhz的时候,幅 ...

谢谢您的建议
我对阻抗匹配等概念一知半解，我会努力学习的，请多多指教。

yixin1851 · 发表于 2012-8-30 15:37:48

h2feo4 发表于 2012-8-29 15:37
既然是随机抓的，贴出来想说明什么呢……
我建议的是，不要加buffer，在FPGA输入串个330R电阻，然后再试 ...

今天串了330R电阻，问题解决了。但是实际的问题为：有一根信号线复用了开发板上的一颗IC的电源线。
串330R电阻的效果是明显的，比不串电阻要稳定。
请问串的这个电阻有什么作用呢？

另外还有一个问题，请多多指教，如图：

关于74HC245和FPGA verilog缓冲器（buf）

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