FPGA的输出脚，不能接两个模块，求大虾指教...

ngyg12 · 发表于 2012-8-11 22:21:48

本帖最后由 ngyg12 于 2012-8-11 22:22 编辑

一、问题描述：当状态机模块的一个输出脚（rw引脚，后面称为rw），如果在不接任何模块直接引出为output或者只是接一个（驱动）一个模块时（即是作为后级模块的输入）电平仿真正常，但是当接上两个模块后（即是作为2个模块的输入时）电平一直输出为高，没有任何变化。总结为：rw悬空或者直接任何一个（only one）模块时都仿真正常。当同时接两个模块时不正常，一直是高电平。

二、程序环境：quartus II 8.0 。仿真软件为quartus自带的。

wye11083 · 发表于 2012-8-11 23:44:57

闲着没事干了才去做这事。仿真工具不一定好用。

rx_78gp02a · 发表于 2012-8-12 00:48:03

单网络驱动多输入肯定是可以的，多个输出不能直接并联！图中mux2圈住的那条网络下面连的是什么东西？

ngyg12 · 发表于 2012-8-12 09:15:02

rx_78gp02a 发表于 2012-8-12 00:48
单网络驱动多输入肯定是可以的，多个输出不能直接并联！图中mux2圈住的那条网络下面连的是什么东西？ ...

谢谢关注，接的是一个测试用的output脚。用于观察波形的。

ngyg12 · 发表于 2012-8-12 09:15:55

wye11083 发表于 2012-8-11 23:44
闲着没事干了才去做这事。仿真工具不一定好用。

没逻辑分析仪，想要知道信号变化，全靠人工推导，觉得很费时间

jlhgold · 发表于 2012-8-12 14:20:25

你有fpga么直接用内部逻辑分析仪呗下进去

yayakimwu · 发表于 2012-8-13 09:20:03

输出脚的扇出可以去到很多的

pocker5200 · 发表于 2012-8-13 19:08:07

单输出连接多输入是可以的，只要不超过引脚扇出数量的限制。LZ这是功能设计问题……检查rw引脚连接的模块输出是否影响到了inst模块的输入，产生了逻辑回环。

FPGA的输出脚，不能接两个模块，求大虾指教...

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