关于FPGA的一个原理图，大侠解释下，谢了！

orange-208 · 发表于 2012-8-5 21:37:33

如题

里面的 = 、< 、> 、+ 、是什么意思啊？

orange-208 · 发表于 2012-8-5 21:38:04

顶起！！

h2feo4 · 发表于 2012-8-5 21:38:14

等于，小于，大于，加法

orange-208 · 发表于 2012-8-5 22:12:06

h2feo4 发表于 2012-8-5 21:38
等于，小于，大于，加法

这上面有三个输入端， CIN 1 是指什么？能解释下这个图嘛？谢了！

orange-208 · 发表于 2012-8-5 22:15:04

orange-208 发表于 2012-8-5 22:12
这上面有三个输入端， CIN 1 是指什么？能解释下这个图嘛？谢了！

是不是当A<B时，输出端为1 ？？

h2feo4 · 发表于 2012-8-5 22:22:34

orange-208 发表于 2012-8-5 22:15
是不是当A

比较A和B的大小，那个多余的是进位输入，在多个比较器级联时候用

mitchell · 发表于 2012-8-5 22:52:46

你是不是想得到25%占空比、频率为输入时钟的1000万分频的信号？
实际你电路是10000001分频的，哈哈

orange-208 · 发表于 2012-8-5 22:59:06

mitchell 发表于 2012-8-5 22:52
你是不是想得到25%占空比、频率为输入时钟的1000万分频的信号？
实际你电路是10000001分频的，哈哈 ...

能解释下吗？谢了！

mitchell · 发表于 2012-8-5 23:10:44

orange-208 发表于 2012-8-5 22:59
能解释下吗？谢了！

always @(posedge clk or negedge rst)
if(rst == 1'b0) Count1 <= 24'h000000;
else begin
if(Count1 == 24'h989680) Count1 <= 24'h000000;
else Count1 <= Count1 + 24'h000001;
end
你的代码是这样的吧？把24'h989680改成24'h98967F就对了。

pontiff · 发表于 2012-8-5 23:20:31

话说25%占空比没看出来

orange-208 · 发表于 2012-8-6 09:50:23

mitchell 发表于 2012-8-5 23:10
always @(posedge clk or negedge rst)
if(rst == 1'b0) Count1

强人一枚，谢了！

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