FPGA中原信号和原信号取反后都送入与门意义？

german010 · 发表于 2012-8-1 16:52:21

本帖最后由 german010 于 2012-8-1 16:55 编辑

assign clk_smp = ~clk_smp_r2 & clk_smp_r1;
自动生成的 rtl图中，红色交叉处是相连了，还是没有相连？

xivisi · 发表于 2012-8-1 17:20:03

楼主不知道D触发器做什么的？

岭上开花 · 发表于 2012-8-1 17:36:07

显然没有相连。一条是比较器的取反输出端，另一条是触发器的输出端。根据两个输出端不能短接的原则可知没有相连。

german010 · 发表于 2012-8-1 21:20:40

to 二楼，知道D触发器，但放到这里就是不确定两根线是不是连在一起了，刚弄FPGA ，

xivisi · 发表于 2012-8-2 08:47:54

german010 发表于 2012-8-1 21:20
to 二楼，知道D触发器，但放到这里就是不确定两根线是不是连在一起了，刚弄FPGA ， ...

很明显没有连接啊连接了的有电耗，你可以看其分叉的连接对比一下就知道了

albert_w · 发表于 2012-8-2 08:50:43

这这这••••

380880847 · 发表于 2012-8-2 08:56:49

这个明显是用来检测信号的上升沿的啊！！！

chhaich · 发表于 2012-8-2 09:53:44

边沿检测电路

aystliuchunyi · 发表于 2012-8-2 10:06:27

上升沿检测，从0跳变到1时，clk_smp输出为1，楼主为什么在纠结这个，功能上能实现就行，为什么要纠结于底层的实现呢，底层的实现由好多种呢

korgo · 发表于 2012-8-2 10:31:05

沿监测，那个不是过了一个触发器不是

Elec_Ramble · 发表于 2012-8-3 21:34:21

确实是沿检测，就是把信号打拍，再比较

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