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FPGA新手求助:WARNING: No extended dataflow license exists

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出0入0汤圆

发表于 2012-7-27 09:03:42 | 显示全部楼层 |阅读模式
     在仿真4位加法器的时候,modelsim10.0c 出现《WARNING: No extended dataflow license exists》警告,然后看不到波形或者波形都是直线。
     但是仿真时序电路没有问题。

    网上找了很久,无法解决,所以发帖求助本论坛高手。谢谢了。

阿莫论坛20周年了!感谢大家的支持与爱护!!

知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)

出0入8汤圆

发表于 2012-7-27 09:22:24 | 显示全部楼层
本帖最后由 kebaojun305 于 2012-7-27 09:24 编辑

看不到波形 或者波形都是直线  和这个警告关系不大   用modelsim仿真  reg类型一定要有初始值(或者加上复位信号)还有敏感列表一定要全。要不就会出现 红色直线,没有波形输出的。要不就是你的激励文件写的有问题。

出0入0汤圆

 楼主| 发表于 2012-7-27 09:27:38 | 显示全部楼层
kebaojun305 发表于 2012-7-27 09:22
看不到波形 或者波形都是直线  和这个警告关系不大   用modelsim仿真  reg类型一定要有初始值(或者加上复 ...

感谢回复
能帮我看看以下代码吗?谢谢。

4位加法器代码
module Adder4(cout,sum,ina,inb,cin);
        output cout;
        output [3:0] sum;
        input  [3:0] ina,inb;
        input        cin;
        assign {cout,sum}=ina+inb+cin;
endmodule

testbench代码:

`timescale 1 ns/ 1 ns
module Adder4_vlg_tst();
// constants                                          
// general purpose registers
//reg eachvec;
// test vector input registers
reg cin;
reg [3:0] ina;
reg [3:0] inb;
// wires                                               
wire cout;
wire [3:0]  sum;

integer i,j;

// assign statements (if any)                          
Adder4 i1 (
// port map - connection between master ports and signals/registers   
        .cin(cin),
        .cout(cout),
        .ina(ina),
        .inb(inb),
        .sum(sum)
);
always #5 cin = ~cin;
//-----------------------------------------------------------------//
initial begin                                                                                                
// code that executes only once                        
// insert code here --> begin                          
        ina =0;
        inb =0;
        cin =0;
        #90;
        for(i=1;i<16;i=i+1)
                #10 ina = i;
       
// --> end                                             
        $display("Running testbench");                       
end

initial begin
        #100;
        for(j=1;j<16;j=j+1)
                #10 inb = j;
end

initial begin
        $monitor($time,,,"%d+%d+%b={%b,%d}",ina,inb,cin,cout,sum);
        #160 $finish;
end
                                             
endmodule

出0入8汤圆

发表于 2012-7-27 09:57:36 | 显示全部楼层
本帖最后由 kebaojun305 于 2012-7-27 10:04 编辑

  仿真没有问题  估计是 设置的问题  第一个图中刚开始的红线  是因为 你测试文件中 i,j刚开始没有初始化  所以是不定值。第2个图 是我把它初始化了一下。我是使用libero  设置好后调用modelsim10.0c 仿真的  因IDE会自动写好 调用脚本,比较省力

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出0入0汤圆

 楼主| 发表于 2012-7-27 10:15:51 | 显示全部楼层
kebaojun305 发表于 2012-7-27 09:57
仿真没有问题  估计是 设置的问题  第一个图中刚开始的红线  是因为 你测试文件中 i,j刚开始没有初始化   ...

感谢
有可能是我仿真软件破解的问题吧
我用的是quartusII 11.1网络版

出0入0汤圆

 楼主| 发表于 2012-7-27 10:30:44 | 显示全部楼层
kebaojun305 发表于 2012-7-27 09:57
仿真没有问题  估计是 设置的问题  第一个图中刚开始的红线  是因为 你测试文件中 i,j刚开始没有初始化   ...


仿真设置中,《test bench  name》与《top level module in test bench》都是文件名,所以没有波形。
把《top level module in test bench》改成模块名就可以了。

但是《WARNING: No extended dataflow license exists 》此警告还是有。
这一个什么样的警告呢?对仿真有哪些影响?

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出0入8汤圆

发表于 2012-7-27 10:55:14 | 显示全部楼层
本帖最后由 kebaojun305 于 2012-7-27 11:03 编辑

“top level module in test bench”  这里应该填写 你写的模块的名字  也就是  Adder4的实例 i1     “test bench  name”   这个应该是激励测试文件或模块的名字。  设置问题    那个警告 不用理会  不影响仿真的。

出0入0汤圆

发表于 2012-7-27 13:22:44 | 显示全部楼层
license文件的问题,我用正版的xilinx 13.3 偶尔也出现这个问题,重启下计算机就ok了

出0入17汤圆

发表于 2012-7-27 18:30:53 | 显示全部楼层
低版本的Modelsim6.2使用中,仿真任何VHDL/Verilog毫无鸭梨,只是对SystemVerilog的支持有问题

出0入0汤圆

发表于 2014-6-10 11:35:10 | 显示全部楼层
请问,我在编写静态双口RAM的程序时也遇到这个问题,读出的数据只持续1ns 就消失了;用的软件是libero,读写数据靠电平触发,请各位高手做过这个的帮忙,在此非常感谢!

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出0入0汤圆

 楼主| 发表于 2014-6-10 14:12:39 | 显示全部楼层
zl200700301125 发表于 2014-6-10 11:35
请问,我在编写静态双口RAM的程序时也遇到这个问题,读出的数据只持续1ns 就消失了;用的软件是libero,读 ...

抱歉了,FPGA基本忘完了。
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