请教：verilog HDL 中 在时钟上升沿从FIFO读取，到FIFO的数据...

zblw

xilinx 下用 verilog HDL编程

我例化如下FIFO原语

    fifo_128 m_fifo(
        .rst(rst),
        .wr_clk(clk266),
        .rd_clk(clk200),
        .din(mig_dat), // Bus [127 : 0]
        .wr_en(mig_dvalid),
        .rd_en(fifo_re),
        .dout({fifo_ab, fifo_cd}), // Bus [255 : 0]
        .full(),
        .empty(),
        .prog_full(prog_full),
        .prog_empty(prog_empty)
    );
----------------------------略-------------------------



fifo_re在下面语句中被置1，表示要求FIFO读出数据。

   always@(posedge clk200 or posedge rst) begin
----------------------------略-------------------------
   fifo_re      <= 1;
----------------------------略-------------------------
   end


我要请教的问题是：

下面这条语句能否在clk200的上升沿，就能准确得到数据吗？
向FIFO发读取的指令，到数据出现在数据线上，有没有延时。

  always@(posedge clk200 or posedge rst) begin
----------------------------略-------------------------
   dmd_ab <=  fifo_ab;
----------------------------略-------------------------
  end




谢谢！

zblw

这个FIFO为同步FIFO，有两种类型，标准同步FIFO，FWFT 同步FIFO，好像也没什么区别？

在读触发沿，也是立刻将数据读出，FWFT表示数据线上已经准备好数据，而标准同步FIFO是不是也已经准备好数据了呢？