[求助]Cy68013A 56管脚与128管脚的区别

chadusb

小弟用开发板实现了CY68013 56管脚与FPGA进行读写通信，现在自己做了块FPGA+CY68013 128脚的板子，初步测试FPGA下载程序及led亮灯程序后开始测试usb读写程序，发现无法读写（slavefifo），flagb，flagc没有电平跳变，现在想缩小下出问题的范围，请问大家56管脚与128管脚（我用的芯片都是fx2lp系列的）的68013的固件不兼容吗？根据我看的一些datasheet和技术文档，还是觉得能兼容的，只不过128多了地址线和一些其他管脚而已。
希望大家帮帮我.PS:谢谢这个论坛的大牛们，在这里我得到了很多帮助，希望以后也能帮到人，衷心感谢阿莫论坛~

feiwa

Hi chadusb,
我就是用 128脚的片子做的slave fifo通信，但里面8051的管脚都没用上，所以打算下一步用56脚的片子来做。
我的理解固件肯定是兼容的，但我还没开始做56脚，只能说是理解，给不出经过实测的答案。
你检查看128脚片子的几个控制信号引脚设置没问题吗？

wye11083

固件是兼容的。因为晶圆不变，只是Bonding时128脚的比56脚的多Bond了一些管脚金线。至于不能通信，那肯定是FPGA硬件问题了。检查连线，管脚分配，等等

riverblue2010

两种是兼容的，你最好检测一下配置管脚的配置

chadusb

feiwa 发表于 2012-5-7 23:15
Hi chadusb,
我就是用 128脚的片子做的slave fifo通信，但里面8051的管脚都没用上，所以打算下一步用56脚的 ...

呵呵  我们还真有缘，我做的就是56pin的  但是io不够用换128了，把原来的固件下进去就是不行，你能把你128的固件上传一下吗？我想看一下你得初始化配置，上次的问题解决的怎么样了？

chadusb

wye11083 发表于 2012-5-7 23:42
固件是兼容的。因为晶圆不变，只是Bonding时128脚的比56脚的多Bond了一些管脚金线。至于不能通信，那肯定是 ...

我一开始也是这么认为的，但是为了缩小问题的范围  我把一块USB128的开发板和一块FPGA的开发板相连，分配好管脚和各个slave控制信号（ifclk，sloe,slrd,slwr,addr[1:0],flaga,b,c），然后然后把56pin的固件和配套的FPGA程序下进去，还是不能通信，用BUShond看有发出去的数据没有收回来的数据，但是用示波器测flagb，c没有电平跳变。ifclk48M正常，不过clkout也是48M  是不是正常情况下是12M？

chadusb

riverblue2010 发表于 2012-5-7 23:46
两种是兼容的，你最好检测一下配置管脚的配置

那些管脚是要特别注意的呢？PORTC和POETE都被我配置成普通io了，不用的外部中断也关了

wye11083

chadusb 发表于 2012-5-8 15:14
我一开始也是这么认为的，但是为了缩小问题的范围  我把一块USB128的开发板和一块FPGA的开发板相连，分配 ...

如果你配置了CE有效时，则CE必须拉低才能在FLAGS上看到反应。还有就是FPGA需要将FIFOADDR置相应的FIFO才能读写。

feiwa

chadusb 发表于 2012-5-8 15:07
呵呵  我们还真有缘，我做的就是56pin的  但是io不够用换128了，把原来的固件下进去就是不行，你能把你12 ...

好，把我配置的文件传给你看看。
我主要是配置EP6为bulk, asynchronous, auto-in, 512, double buffer.
提醒注意点：在异步模式下，SLWR是写时钟，我也只用到了这个控制信号。

可以把你的配置文件给我，给你参考一下。

chadusb

feiwa 发表于 2012-5-9 01:04
好，把我配置的文件传给你看看。
我主要是配置EP6为bulk, asynchronous, auto-in, 512, double buffer.
...

我还是贴下我的代码吧，我仔细看了下你得配置文件，因为我的是读写双向的，除了在这方面的差别觉得都差不多，难道又是FPGA的问题？
void TD_Init( void )
{ // Called once at startup

    //时钟设置
    CPUCS = 0x12;  //48MHZ CLKOUT ENALBE
    IFCONFIG =0x03;//使用外部时钟，IFCLK输入不反向
   
    SYNCDELAY;
    REVCTL=0x03;       
        SYNCDELAY;
        EP2CFG=0xA2; //需要设定为双缓冲，每个缓冲区大小为512字节
        SYNCDELAY;
        EP4CFG=0x00;
        SYNCDELAY;
        EP6CFG=0xE2;
        SYNCDELAY;
        EP8CFG=0x00;
       
        SYNCDELAY;
        FIFORESET = 0x80;             // activate NAK-ALL to avoid race conditions
        SYNCDELAY;                    // see TRM section 15.14
        FIFORESET = 0x02;             // reset, FIFO 2
        SYNCDELAY;                    //
        FIFORESET = 0x06;             // reset, FIFO 6
        SYNCDELAY;                    //
        FIFORESET = 0x00;             // deactivate NAK-ALL
       
        SYNCDELAY;
        PINFLAGSAB = 0xE6;          // FLAGA - fixed EP6PF, FLAGB - fixed EP6FF
        SYNCDELAY;
        PINFLAGSCD = 0xF8;          // FLAGC - fixed EP2EF, FLAGD - reserved
        SYNCDELAY;
        PORTACFG |=  0x00;              //0x40;             // SLCS, set alt. func. of PA7 pin
        SYNCDELAY;
        FIFOPINPOLAR = 0x00;          // all signals active low，
        SYNCDELAY;

         OEA|=0x0F;                   //这是当时56pin时i/o不够用  吧pa0,1,3,7配置成普通io了
                //congfig endpoint 2,6
        SYNCDELAY;       
        EP2FIFOCFG = 0x11;            // AUTOOUT=1, WORDWIDE=1
        SYNCDELAY;
        EP6FIFOCFG = 0x0D;            // AUTOIN=1, ZEROLENIN=1, WORDWIDE=1
        SYNCDELAY;


        SYNCDELAY;
        EP6AUTOINLENH = 0x02;
        SYNCDELAY;
        EP6AUTOINLENL = 0x00;
        SYNCDELAY;

        SYNCDELAY;
        OUTPKTEND = 0x82;               
        SYNCDELAY;
        OUTPKTEND = 0x82;
        SYNCDELAY;

        //IO设置
        PORTCCFG=0x00;
                SYNCDELAY;
        PORTECFG=0x00;
        SYNCDELAY;
        OEC=0x00;
        SYNCDELAY;
        OEE=0xff;


//        PA3=0;
        PA0=1;

        enum_high_speed=FALSE;

}

chadusb

wye11083 发表于 2012-5-8 22:57
如果你配置了CE有效时，则CE必须拉低才能在FLAGS上看到反应。还有就是FPGA需要将FIFOADDR置相应的FIFO才 ...

我的配置代码在楼上，flags我按cypress的68013TRM文档定义为fix mode ：PINFLAGSAB = 0xE6;          // FLAGA - fixed EP6PF, FLAGB - fixed EP6FF
                                                                                            SYNCDELAY;
                                                                                                    PINFLAGSCD = 0xF8;          // FLAGC - fixed EP2EF, FLAGD - reserved
不知道你说的CE是在哪个寄存器的，我在文档里面找不到呢

feiwa

chadusb 发表于 2012-5-10 14:18
我的配置代码在楼上，flags我按cypress的68013TRM文档定义为fix mode ：PINFLAGSAB = 0xE6;          //  ...

是SLCS片选使能信号吧。
在FPGA端的读写控制信号，仿真的时序波形有吗？和68013A的控制要求对比一下看。
如果确定各方面都没问题，再不行就换块片子看。

chadusb

feiwa 发表于 2012-5-10 23:02
是SLCS片选使能信号吧。
在FPGA端的读写控制信号，仿真的时序波形有吗？和68013A的控制要求对比一下看。
...

嗯，只能先看看了，对了能截张你68013的管脚原理图来吗？多谢了

chadusb

wye11083 发表于 2012-5-8 22:57
如果你配置了CE有效时，则CE必须拉低才能在FLAGS上看到反应。还有就是FPGA需要将FIFOADDR置相应的FIFO才 ...

又来麻烦你了  呵呵  我有块68013 56pin的开发板，红色飓风的SPARTAN3  为什么它的usb必须在FPGA程序烧好之后才能被电脑发现，上电不烧FPGA程序是发现不了了的，这是硬件上的设计吗？固件上没看出什么特别的地方

wye11083

麻烦你把D+，D-，USB_RESET这几块的电路发一下。你这个图没有任何有用的信息。

wye11083

你检查一下FPGA未加载的时候FX2的RESET是否拉低了，如果是拉低的，那就拉高。RESET必须为高才能工作（所以我在我的核心板上加了一个小开关，按一下就重启了）。