画了块cyclone iii（ep3c10）的最小系统板,第一次画FPGA,欢迎找茬

zyw567 · 发表于 2012-4-24 18:57:18

本来决定安心考研暂别ourdev的，没想到这学期的EDA课又把我逼回来了，之前没怎么接触过FPGA，肯定会有画错的地方，请各位前辈指正，谢谢大家！

zyw567 · 发表于 2012-4-24 18:59:10

帖子没编辑好，我再补充下，由于对时钟部分最担心，所以特意结了张图，方便各位前辈指正，附件的PDF是整块板子的原理图

lkl10800139 · 发表于 2012-4-24 22:51:59

附件下不了。我的时钟的1脚没连接--NC。

zyw567 · 发表于 2012-4-25 22:16:11

lkl10800139 发表于 2012-4-24 22:51
附件下不了。我的时钟的1脚没连接--NC。

我重新上传了一次，能麻烦您方便的时候大概看看么？谢谢啦！

lkl10800139 · 发表于 2012-4-26 01:15:10

本帖最后由 lkl10800139 于 2012-4-26 08:54 编辑

图下载下来了。不用的全局时钟为何要全部接地。
具体的参考一下开发板，可以吧，我也是入门，看不出太多东西。见笑了。

zyw567 · 发表于 2012-4-28 22:00:16

lkl10800139 发表于 2012-4-26 01:15
图下载下来了。不用的全局时钟为何要全部接地。
具体的参考一下开发板，可以吧，我也是入门，看不出太多东 ...

谦虚了，谢谢你啦！

隐姓埋名 · 发表于 2012-4-28 23:55:03

我的1管脚没接，所有的时钟脚也都没有接地，并且没有使用10K的电阻，我的可以正常使用，楼主的没试过不知道行不行

jathenal · 发表于 2012-4-30 20:43:45

我也不是太懂，简单看了一下，一个小小的建议，EPCS芯片的Data脚到Fpga间串一个20-25欧的电阻比较好，好像很多设计都这么做。

zyw567 · 发表于 2012-4-30 22:22:24

隐姓埋名发表于 2012-4-28 23:55
我的1管脚没接，所有的时钟脚也都没有接地，并且没有使用10K的电阻，我的可以正常使用，楼主的没试过不知道 ...

多谢啦！10K电阻我是参考的本区其他人的板子画上的，据说可以保护CLK过高的输出电压，时钟接地我是参考的官方pin手册，他建议接地我就那么接了，不过至今还没见过谁是接地的。。。

zyw567 · 发表于 2012-4-30 22:26:04

jathenal 发表于 2012-4-30 20:43
我也不是太懂，简单看了一下，一个小小的建议，EPCS芯片的Data脚到Fpga间串一个20-25欧的电阻比较好，好像 ...

多谢啦，我看好多朋友单独用AS模式的时候都接了20~25欧姆电阻，您看到的我的接法是datasheet建议的（as和JTAG共存模式，不用拨码开关切换什么的），我照着抄下来了......不过还没见哪位朋友的电路图是这样的，犹豫中。。。

隐姓埋名 · 发表于 2012-5-1 04:08:05

zyw567 发表于 2012-4-30 22:22
多谢啦！10K电阻我是参考的本区其他人的板子画上的，据说可以保护CLK过高的输出电压，时钟接地我是参考的 ...

恩，既然大家都用过得就不会有问题，不要原创就好，别人用过没问题的都能拿来用，也不一定非要有个固定方案，至于官方推荐电路值得参考，但是还是建议用大家用过并且没问题的电路。

lkl10800139 · 发表于 2012-5-1 22:55:01

zyw567 发表于 2012-4-30 22:26
多谢啦，我看好多朋友单独用AS模式的时候都接了20~25欧姆电阻，您看到的我的接法是datasheet建议的（as和 ...

可以先画上，有选择性，可用导线连接，也可用电阻。根据实际需要连接。

xyd20405 · 发表于 2012-8-24 07:50:24

请问大师们，JTAG的VCC什么时候接3.3V，什么时候接2.5V啊？

我看有的是接3.3V，有的（比如楼主）是接2.5V

ledatou · 发表于 2012-9-14 16:24:07

时钟引脚没用的就引出来，可以作为普通IO口使用！

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