请教64级移位寄存器怎样实现比较合理？

zhanshenguilai

想做一个64阶的fir滤波器，需要一个64级移位寄存器并且是64抽头，请问大家怎么实现比较合理呢
要是用quartus shift register ,可以用m9k，但是每个taps 间隔最小是3
m9k可以单独使用吗

zhanshenguilai

自己顶一下

zhanshenguilai

自己想了三种方法：
1. 全部用寄存器，赋值很长很长呢，感觉有点像 2b青年？
                        Shift_Mem[1] <= 16'h0;
                        Shift_Mem[2] <= 16'h0;
                        Shift_Mem[3] <= 16'h0;
                        Shift_Mem[4] <= 16'h0;
                        Shift_Mem[5] <= 16'h0;
                        Shift_Mem[6] <= 16'h0;
                        Shift_Mem[7] <= 16'h0;
                        Shift_Mem[8] <= 16'h0;
                        Shift_Mem[9] <= 16'h0;
                        Shift_Mem[10] <= 16'h0;
                        Shift_Mem[11] <= 16'h0;
                                               ............
                        Shift_Mem[63] <= 16'h0;

2. 调用shift register ，每两个taps之间加两个寄存器，普通青年？
3. 调用shift register 把时钟提高3倍，或者用3个shift register ，文艺青年？

还是高手们出来指点一下吧

at90s

这个要看你的FIR滤波器的采样率，如果你跑的时钟频率比采样率高65倍的话，你根本不需要移位寄存器来实现抽头，
用一块M9K来模拟FIR延时线的数据流动即可。如果你的时钟频率和采样率一样高的话，还是老老实实用移位寄存器一个一个搭吧，
想偷懒的话就用for循环：
reg signed [15:0] shift_mem[63:0];
always @(posedge clk)
begin : blk_0
    integer i;
    for (i = 0; i < 64; i++)
        if (i == 0)
            shift_mem[ i ] <= input;
        else
            shift_mem[ i ] <= shift_mem[i - 1];
    end
end

zhanshenguilai

at90s 发表于 2012-4-6 10:28
这个要看你的FIR滤波器的采样率，如果你跑的时钟频率比采样率高65倍的话，你根本不需要移位寄存器来实现抽 ...

非常感谢你的指点，之前就没考虑过这个时钟和采样率的事，一直默认他们是一样的了，再次感谢！

at90s

个人经验：对于Altera的低档器件(CIII)之流，shift register的IP-CORE不是用寄存器搭出来的就是用M9K搭出来的，移位深度不大时可以选择用寄存器搭，较大时用M9K来搭。但最经常碰到的是不大不小的情况，就比较难以取舍了，如16位16级的移位寄存器，用寄存器来搭要用256个寄存器，心疼！用M9K来搭，9kbits的RAM只用了256bit，利用率只有3%，同样心疼。
对于Altera的中高档档器件（如ARRIA II）以及XILINX的器件，其LUT可以当移位寄存器用，就没有这个烦恼了。

usingavr

为什么要那样写呢，这样写不行吗：
Shift_Mem[63:0] <= {Shift_Mem[62:1], input};
就一条语句

at90s

usingavr 发表于 2012-4-6 10:48
为什么要那样写呢，这样写不行吗：
Shift_Mem[63:0]

哈哈，你编译下就知道，会提示语法错误。

zhanshenguilai

at90s 发表于 2012-4-6 10:43
个人经验：对于Altera的低档器件(CIII)之流，shift register的IP-CORE不是用寄存器搭出来的就是用M9K搭出来 ...

我这种新手最缺的就是您这种经验分享，看来要学的东西太多了
真的很感谢，莫币要是能送就给您加分了

at90s

这也是我在另外一个帖子（http://www.ourdev.cn/forum.php?m ... p;page=1#pid5715746）说我不喜欢Verilog的一个原因：语法不一致，也可以说是语法没有美感，它貌似想努力模仿C的语法，但又模仿得不三不四。

zhanshenguilai

usingavr 发表于 2012-4-6 10:48
为什么要那样写呢，这样写不行吗：
Shift_Mem[63:0]

reg [15:0] Shift_Mem [63:1];
Shift_Mem 是memory型的，那样确实是会报错，我试过了

zhanshenguilai

at90s 发表于 2012-4-6 10:54
这也是我在另外一个帖子（http://www.ourdev.cn/forum.php?mod=viewthread&tid=5458681&page=1#pid5715746 ...

但愿以后能出个2012版的什么的，完善一下

djpdjp

usingavr 发表于 2012-4-6 10:48
为什么要那样写呢，这样写不行吗：
Shift_Mem[63:0]

是不是没加always@（posedge clk）呢？我记得当时写8位LFSR的时候就是这么写的......