学VHDL语言要过关的一道题

haffman1 · 发表于 2012-4-1 19:33:21

1、
process (A, B, C, D) is
begin
D <= A;
X <= B + D;
D <= C;
Y <= B + D;
end process;
2、
process(clk)
begin
if clk'event and clk='1' then
x<=din;
y<=x;
end if;
dout<=x and (not y);
end process；
执行完1、2这两个进程，1中x,y为多少呢？2中dout又为多少呢？

ddny2008 · 发表于 2012-4-1 21:42:00

正在学Verilog HDL......

NJ8888 · 发表于 2012-4-1 22:30:08

不想搭，我肯定过

haffman1 · 发表于 2012-4-2 22:08:16

NJ8888 发表于 2012-4-1 22:30
不想搭，我肯定过

哈哈，你都论坛的元老极人物了。不过对于新手来说，如果把这题用硬件思路来解决的话，说明你已经正式入门了

zkf0100007 · 发表于 2012-4-3 13:28:38

知道最后综合成什么电路，回答起来就毫无压力

haffman1 · 发表于 2012-4-3 20:26:44

zkf0100007 发表于 2012-4-3 13:28
知道最后综合成什么电路，回答起来就毫无压力

呵呵，电脑、软件只不过是人的工具而已。

zkf0100007 · 发表于 2012-4-5 13:13:54

haffman1 发表于 2012-4-3 20:26
呵呵，电脑、软件只不过是人的工具而已。

兄台误解我的意思了，不是说去看电脑综合后的结果。而是你在写代码的时候，就要对代码最后综合的结果心中有数，做到这一点，再来分析你这道题，相信不会是什么难事

tianpengyu · 发表于 2012-4-16 21:33:29

第一个 XY相等吧都是B+C

苦行僧 · 发表于 2012-4-16 21:39:02

我去看看到底综合成什么了

tianpengyu · 发表于 2012-4-16 21:46:03

苦行僧发表于 2012-4-16 21:39
我去看看到底综合成什么了

要的就是字算看看就没意思了

tianpengyu · 发表于 2012-4-17 08:41:54

要是错了得话虚心向楼主求教

batou · 发表于 2012-4-17 21:10:00

1中x、y都是B + D；2中dout为1是吗？菜鸟求教，楼主说说啊

shangdawei · 发表于 2012-4-17 21:13:39

要饭的说的对吗

风行蟹 · 发表于 2013-11-21 10:28:06

shangdawei 发表于 2012-4-17 21:13
要饭的说的对吗

他说的对的

xieyudi · 发表于 2013-11-27 15:06:28

综合结果都是B+C

学VHDL语言要过关的一道题

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