Verilog VS VHDL,你们用的都是什么？

raxfeer

本人初学，并不是要告诉大家这两者的区别。
在这里想问一下，你们用的都是什么？大家写自己的，就能得到答案了，也好算下这两者的使用比率。
希望大家能支持下本贴，让更多的初学者了解到使用人数。
我先开个头：
VHDL
没开发过FPGA/CPLD，没做过任何实验
初学

XIVN1987

还是搞单片机幸福啊！！！就是C语言，从来不用问A、B、C到底哪个好，，，

raxfeer

回复【1楼】XIVN1987  小显
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是啊，那您有何高见吗？

y595906642

VHDL
但是能读懂verlog

XIVN1987

回复【2楼】raxfeer  
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仅说事实：我大学的时候学校教VHDL；现在公司的同事们用的Verilog——不是我用，我是搞单片机的（Cortex-M0 M3），VHDL、Verilog两个我都不会用，我的同事用Verilog。。。

我之前看到同事们在那里编写Verilog，我就说：你们是搞FPGA的吧，结果对方一脸困惑，跟我解释了一通什么前端、后端之类的，结论就是他们不是搞FPGA的，他们不用那玩意儿。。。

至今我也没搞太清楚：到底搞前端的和搞FPGA的有什么区别和联系，，，不都是用Verilog吗！！！！

Fourier00

我先开个头：
verilog
开发过N款

raxfeer

回复【4楼】XIVN1987  小显
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我也不懂前端后端，呵呵，刚初学硬件描述语言，想在这Verilog 和 VHDL中选一个。

Fourier00

直接就学verilog吧，几天就能学会，前端是指代码 实现 电路，后端是指布线时序

raxfeer

回复【7楼】Fourier00  
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代码实现电路很好理解，在线时序就……
我问过一些大师，也说学Verilog，但我还是不敢断然丢弃VHDL，因为学院开的就是VHDL，现在正在授课，上了四节课了。

hellochen

国内还是用Verilog的多些，Verilog和C的语法有些类似，如果有C经验，上手的话Verilog可能容易些
VHDL欧洲人用的较多，语法比Verilog严谨些，本人最先接触的是VHDL，后来由于工作需要，投奔到了Verilog上，虽然Verilog容易上手些，但是可能是先入为主的原因吧，至今还是觉得VHDL更容易理解构架。

若是从以后工作需要的角度，还是学Verilog吧，毕竟国内主流

raxfeer

回复【9楼】hellochen  
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嗯，感谢指点！！

121212

lz的问题，问得太好了。  我也得到解答了。  不要知道太多，  专一门就够了

etjason

VHDL严谨些

leonqin

讨论没有意义,verilog已经占领工业界

NJ8888

由于历史原因，我用VHDL

huatong

刚学,verilog 因为觉得比较像C

linjpxt

用 verilog
VHDL 能读懂.

raxfeer

armok 发表于 2012-3-29 17:20
本帖子被举报标题： Verilog VS VHDL 不能说明帖子内容。

举报成立， 我正在扣楼主50莫元。 不过后来看到 ...

规则出来的第二天我就谨记发帖子要注意标题了。

raxfeer

leonqin 发表于 2012-3-29 18:02
讨论没有意义,verilog已经占领工业界

很多高手也都跟我说过类似的话，我想我已经有了答案。
至于学院开的那课，让他们随风去吧～
自学Verilog，也不是没干过类似的事，学单片机时就跟学院唱反调，学院不教C的，自学C。

yypp001

本人使用的是verilog，感觉verilog更接近自然与语言，属于类C，比较好理解，现在业界使用verilog的也比较多，呵呵

Pony279

哈哈，我也初学这个，
听说，
Verilog HDL易学易用，特别是对于学过C的，现在用的多的也是Verilog HDL

呵呵~一起加油啊~

at90s

非常不喜欢Verilog，写出来的代码难看死了，公司原因，工作4、5年了都只在用这个。个人喜欢VHDL。

kenson

每个人都用不同语言的习惯。最好两种都学，有时候你会发现找到你想找到的资料结果是不是自己学的那种语言！不知大家有没有同感。。。

zgxcom123

verilog的风格比较像C语言～
如果有C的基础，会很好上手的～

苦行僧

看过一些Verilog，可是个人比较喜欢VHDL，如果以后要从事这方面的工作的话，我觉得两种都得学，其实也都不难，有硬件的思想就好（个人愚见）

source.ant

我用的是Verilog 当初工作需要，两天时间学习，然后开始写代码。刚开始被它的并行执行搞蒙了。被C的顺序思维误导了。

coolljt

verilog比较简单，只要有C基础，几天就会，VHDL语法比较复杂，学起来要难一点

qingyin2009

学校开的都是VHDL，FPGA水深着呢，随便一个学学就行，如果想深入研究，那得根据以后环境而定了，现在我学的verilog，我们老师VHDL，现在纠结于没有老师指导了，没人会这东西

tim

听别人都说verilog好，学了以后接手别人的项目做却是VHDL

raxfeer

Pony279 发表于 2012-4-2 10:05
哈哈，我也初学这个，
听说，
Verilog HDL易学易用，特别是对于学过C的，现在用的多的也是Verilog HDL

我可能还没那么快开始。
学院的VHDL让它随风去，然后主要精力也不是用来学Verilog。
Verilog要暂缓执行了。
先要搞STM32，貌似你在这方面搞得不错，所以你得先行一步了。
要跟上你的进度不知道要多久啊～

raxfeer

at90s 发表于 2012-4-2 10:19
非常不喜欢Verilog，写出来的代码难看死了，公司原因，工作4、5年了都只在用这个。个人喜欢VHDL。 ...

很奇怪唉，怎么会不喜欢一直在用的语言呢？

raxfeer

我来发表下最近的所知所想吧。
1.Verilog很像C语言，有C基础的入门快，这个无庸置疑。
2.Verilog用的人多，我在Q群、论坛都问过不少人，发现，我们的大环境都是Verilog，用的人多，那么就更方便于学习；用的人多，那么就不得不学习，否则做项目时如何跟别人合作？
3.貌似90%的ASIC都是Verilog写的，貌似VHDL能写的很有局限性，这里说貌似，求高手确认。
4.Verilog的语法比较宽松，就是说能表达很多“错误的”字句，就跟C一样，可以写一句能编译通过却无法在硬件上面实现的语句，而VHDL貌似不行。语法的宽松自由度是有好处的，我是这么认为的：机器能识别的错误，有时在硬件上能实现的，比如说有时候编写C程序有个警告，我们就是想要达到这种效果的话呢，也许这个警告就是我们要的功能呢。是吧。不知道我的观点是否有误，还请高手评价一下，呵呵。

at90s

raxfeer 发表于 2012-4-3 05:14
很奇怪唉，怎么会不喜欢一直在用的语言呢？

因为公司的编码规范必须要用Verilog。我用Verilog用的挺郁闷的，特别是在参数化设计、需要高级描述的时候（如写复杂testbench的时候），总是要用很多转弯抹角的替代办法来做。

jianqiangwin

我用的VHDL，但是有时候需要的代码都是用的Verilog HDL，比较纠结，所以现在正在找资料打算学习，我个人觉得会用一种，但是另一种也应该能读懂，当然两种都会就不用说了

batou

用的VHDL 做过些东西，用过几个FPGA公司的芯片

Coodool

两种都用；
个人感觉VHDL比Verilog语法严谨，规则较多，所以学起来比Verilog费劲。但有个好处就是越严谨的代码综合出来的结果，跟你的设计意图偏差会小一些；相反Verilog规则少一些，灵活一些，发挥的自由度比较大，但是得特别注意一些细节，如果综合结果不对，查错会比VHDL费劲。
两种语言不存在好与不好，这看个人习惯；脑子里有硬件，用哪种语言描述都一样。
至于初学者，身边如果有高手，他用什么语言你就学什么，有人指点，事半功倍。

Coodool

两种都用；
个人感觉VHDL比Verilog语法严谨，规则较多，所以学起来比Verilog费劲。但有个好处就是越严谨的代码综合出来的结果，跟你的设计意图偏差会小一些；相反Verilog规则少一些，灵活一些，发挥的自由度比较大，但是得特别注意一些细节，如果综合结果不对，查错会比VHDL费劲。
两种语言不存在好与不好，这看个人习惯；脑子里有硬件，用哪种语言描述都一样。
至于初学者，身边如果有高手，他用什么语言你就学什么，有人指点，事半功倍。

ifeng_com

半年前用Verilog，现在的公司用VHDL，做基于IPV6的网络分布式交换机的各种项目

玉草夕林

用VHDL，能读懂verilog~因为用verilog的太多，现在考虑要不要好好学下verilog，不过还是喜欢VHDL的风格……

pontiff

raxfeer 发表于 2012-4-3 05:22
我来发表下最近的所知所想吧。
1.Verilog很像C语言，有C基础的入门快，这个无庸置疑。
2.Verilog用的人多， ...

3
数字IC设计这块90%被Verilog-HDL占据，因为Verilog可以很方便的描述底层硬件结构。
VHDL用的人还是很多的，而且VHDL有很多不错的优点，包括他的系统建模能力之类，只是VHDL感觉还是在欧美和日本用的人比较多吧，国内的基本上以Verilog为主，我想可能是Verilog比较容易上手的原因吧。
最后说一句，其实到了一定的程度这两种语言都差不多的，关键是硬件设计和HDL建模的能力；自己觉得那个好学方便交流就学那个吧，等一个学通了，另一个也就差不多了。

浮云残雪

学过vhdl,后来由于实验室大家统一用verilog就改用后者了。

alcohol

我是有C/C++的基础，自学一上午Verilog，就拿来写代码了，边写边研究，前后不到一天搞定项目的CPLD程序，但是很多细节还没弄清楚。
Verilog确实上手快，因为之前很努力的看了数天VHDL，后来果断Verilog了。

sky5566

"國科會"主推 VHDL
民間企業主推 verilog (例如:友晶那票人馬)

verilog 已經推廣 10 多年,國外很少人用,原因寫太長不好分析
VHDL 近年來改善不少,深入研究VHDL 比較像"C"

ccc

vhdl
。。。。

guoendeavor

VHDL学习了讲过

siriux

vhdl........

banye2010

其实两个都是差不多的，完全可以把一个语言写的改成另一个写的。我觉的熟练掌握一个，能看懂另一个就足够了。毕竟语言都是些外在的东西。

h2feo4

verilog飘过
十年前还有兴趣研究下VHDL和Verilog哪个更好，后来觉得关键不在于你用的是啥语言，关键在于你表达的内容是什么。