VHDL菜鸟问题，求高手解答！

tongluren

entity test is
        generic (depth: integer :=4;
                 width: integer :=8);
    Port ( clk : in  STD_LOGIC;
         rst : in  STD_LOGIC;
           din : in  STD_LOGIC_VECTOR(width-1 downto 0);
           dout : out  STD_LOGIC_VECTOR(width-1 downto 0));
end test;

architecture Behavioral of test is
        signal a,b:STD_LOGIC_VECTOR (depth-1 downto 0);
begin
        PROCESS(clk)
        begin
                if(clk'event and clk='1')then
                        if(a=b)then
                                dout <= din;
                        end if;
                end if;
        end process;
       
        PROCESS(clk,rst)
        begin
                if(rst= '1')then
                        a <= (others=>'0');
                        b <= (others=>'1');
                elsif(clk'event and clk='1')then
                        a <= a+1;
                        b <= b-1;
                end if;
        end process;

end Behavioral;
这是一个测试语法的代码，为什么编译老是提示if(a=b)then这句话有问题，把他改成if(a(0)=b(0) and a(1)=b(1) and a(2)=b(2) and a(3)=b(3）)then就可以啦，这是为什么啊？求高手指点！感激不尽~~
错误提示：ERROR:HDLCompiler:607 - "E:\VHDL_program_test\test1\test.vhd" Line 48: Multiple declarations of "=" included via multiple use clauses; none are made directly visible

tongluren

难道if里面不能直接两个STD_LOGIC_VECTOR进行比较？我试过如果用integer类型的就可以用~~

tongluren

顶一下，在线等高手~~~
if（）里面不能使std_logic_vector吗？

nuaatao

问下加法能用在std_logic_vector类型吗

zkf0100007

应该没有问题啊，库包含了没有？

tongluren

回复【4楼】zkf0100007
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_signed.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;
use IEEE.STD_LOGIC_arith.ALL;
我觉得这应该算包含了吧~~~该有的都有了！

tongluren

回复【3楼】nuaatao
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确实我之前就试验啦，再定义一个和a，b一样的信号，然后
c <= a + b;
这样也有问题，而且原因是一样的！
ERROR:HDLCompiler:607 - "E:\VHDL_program_test\test1\test.vhd" Line 49: Multiple declarations of "+" included via multiple use clauses; none are made directly visible
但是还是不知道怎么解决~！

tongluren

回复【3楼】nuaatao
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包含了use IEEE.STD_LOGIC_signed.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;
这两个库后，这两个库里面包含一些函数，使得STD_LOGIC_VECTOR类型的数据可以进行算术运算！

s200661524

a=b是赋值语句，a==b才是判断，C语言新手常见错误。不过在C语言里面这种错误编译的时候是检查不出来的，往往结果跟预期不一样才发现，编译器把它当作真来处理。

tongluren

回复【8楼】s200661524
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。。。。。。。。我用的是VHDL~~~~

tongluren

刚刚发现了一个解决方法，那就是去掉库use IEEE.STD_LOGIC_signed.ALL; 那样就没错误啦，
库声明用这三个：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;
use IEEE.STD_LOGIC_arith.ALL;



我得再去找找use IEEE.STD_LOGIC_signed.ALL; 库里面是什么限制住啦。。。。

tongluren

发现这些库文件都打不开，用ISE打开是乱码，是加密啦吗，还是什么的
有高手有高招吗？

bityoung

这两个库的作用都是：可以让std_logic_vector类型的信号可以进行加减运算；不同之处在于std_logic_unsigned将std_logic_vector信号视为无符号数的运算；而std_logic_signed则是将std_logic_vector信号的运算视为有符号数的运算。两个库应该不能同时加吧？

tongluren

回复【13楼】bityoung
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应该是这样的~~~

nuaatao

回复【14楼】tongluren
回复【13楼】bityoung  
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应该是这样的~~~
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俺还是正确的，哈哈

jssd

去掉use IEEE.STD_LOGIC_signed.ALL;

jssd

原来有答案了。。。。

tongluren

回复【16楼】jssd 龙
去掉use ieee.std_logic_signed.all;
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求解释~~~？为什么啊！

jssd

回复【18楼】tongluren  
回复【16楼】jssd 龙
去掉use ieee.std_logic_signed.all;
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求解释~~~？为什么啊！
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不知道。只是我也遇到过这种情况..