为什么高手都习惯这样写代码？如图 《verilog那些事》

yuyu87

我个人习惯于第一种方式，我的书本上也这么用的，但我看 一本书上  《verilog那些事》都是用的方法2，这样不是多写几个语句么？
还请大家指点？

方式1
module led_test(key,led)
                input key;
                output led;
                reg led;                //
                always @(key)
                        led=~key;
endmodule


方式2
module led_test(key,led)
                input key;
                output led;
                reg led_reg;                //
                always @(key)
                        led_reg=~key;
               
                assign led=led_reg;
endmodule

xiangzhi28

方式2是正规写法，方式1 把led既当做输出又作为一位寄存器

uindex

看不出来哪句是高手写的；
上面两段和assign led=~key;实际上没有区别。