对论坛上MCU通过FPGA/CPLD驱动LCD设计的一些个人分析与总结

fishplj2000

1 MCU扩展TFT LCD Driver通用设计架构：
2
3 [MCU] + [Cache] + [FPGA/CPLD]
4 ----------------------------------
5  1. [ Cache     ]: SRAM or SDRAM
6  2. [ FPGA/CPLD ]: Cache_WR and LCD_DRIVER
7  
8     其中的Cache_WR有下面两种设计形式：
9           2.1 FIFO + FIFO_WR + SRAM_WR/SDRAM_WR
10           2.2 SRAM_WR/SDRAM_WR
11
12 -----------------------------------
13 LCD_DRIVER: 需要连续的产生LCD时序和数据
14 MCU：       外部数据是间歇式小批量写入
15             若加入FIFO可以实现MCU的连续写入
16
17 ---------------------------------
18 TFT Type Parameter   
19 (1)480*272@60Fps   ：DCLK= 9.2MHz        
20 (2)640*480@60Fps   ：DCLK= 25MHz
21 (3)800*480@60Fps   ：DCLK= 33.3MHz
22 ------------------------------------

======================================================================

1 MCU+FPGA/CPLD+SRAM驱动TFT_LCD(480*272@16bit)的设计参数分析
2
3 一、无Fifo时如何设计RAM交错读写：               
4 H_DE    V_DE    H_Period    V_Period    FR(fps)    DCLK(MHz)
5 480     272       533        288          60        9.21024
6
7 从上面的参数，可以有如下结论(若数据线宽度匹配，均为16bit)：
8     1. 一页数据需要的RAM容量 = 480*272*16bit = 255KB ;
9     2. 若外部MCU写入速率为20MHz，则写满一页耗时= 6528us， 写单个像素耗时= 0.05us;
10     3. 在DE模式下以10MHz读RAM中数据并刷屏，则：
11         3.1 行方向刷新时，DE区耗时= 48us , Idle区耗时=5.3us;
12         3.2 列方向刷新时，行DE区耗时=14497.6us, 行Idle区耗时=852.8us ;
13         3.3 刷完一帧耗时= 15350.4us, 实际帧率=65.15fps;
14     4.    在Idle和 行Idle区，FPGA/CPLD内部控制器不会读RAM, 则MCU可以写入新的数据：
15         4.1 Idle区： MCU可写入点数=106个 ;
16         4.2 行Idle区，MCU可写入点数=17056个，即35.5 行;
17 --------------------------------------
18 实际设计时，MCU可只在 行Idle区 向SRAM写入新数据，若设定为30行，则：
19     1. LCD每显示10帧，MCU就可将RAM整页更新，即每秒可更新6.5幅新图片。
20     2. 若MCU每秒钟更新一页图片，则从LCD上看，效果如下：
21             时刻     0s: ---> 显示65帧旧数据
22             时刻     1s：---> 显示10帧过渡数据
23                         ---> 显示55帧新数据
24             时刻     2s：---> 显示10帧过渡数据
25                         ---> 显示55帧新数据        
26     3. 最好再加1页RAM，MCU与LCD交错使用页面，那么LCD就不会显示10帧的过渡数据
       4. 最好在FPGA/CPLD内设置几个显示控制的内部寄存器

fishplj2000

整体框架的理论计算大致是这样，其它的分辨率与读写速率的思路应该差不多。

设计出彩点在于：
              1. RAM总线在读写时交错使用的时序
              2. SDRAM控制器(可借鉴altera应用设计)

fishplj2000

刚才又想了下，若MCU写入速率是DCLK的2倍以上的话，理论上MCU还可以在DCLK的后半个时钟写入数据。

最好在MCU和SRAM中插入另一级缓存L1：
        CPLD在DCLK的前半个周期读数据给LCD，
            在DCLK的后半个周期和消隐期，将L1的数据高速写入sram

fishplj2000

回复【2楼】fishplj2000  
-----------------------------------------------------------------------
“若MCU写入速率是DCLK的2倍以上的话，理论上MCU还可以在DCLK的后半个时钟写入数据。”

应该是“若CPLD的系统时钟是DCLK的2倍以上的话，理论上还可以在DCLK的后半个时钟写入数据”

但上面的架构有一个问题，若MCU的写入速度很快，则数据可能丢失掉。

442502587

学习了

jjj

mark fpga sram lcd control

fishplj2000

已经实现，mcu不管cpld状态，全速写；用dclk的高低电平控制sram读写，不过要注意写>读>写状态转换时sram总线冲突引起的显示雪花点

wang110

我使用Xilinx公司的MicroBlaze+SDRAM驱动LCD（VGA）的模式
mcu_1 MCU (
        .fpga_0_RS232_RX_pin ( uart1_rxd ),
        .fpga_0_RS232_TX_pin ( uart1_txd ),
        .fpga_0_LEDS_GPIO_IO_O_pin ( led ),        
        .sdram_SDRAM_CE_pin ( sd0_cke ),
        .sdram_SDRAM_RAS_n_pin ( sd0_ras ),
        .sdram_SDRAM_CAS_n_pin ( sd0_cas ),
        .sdram_SDRAM_CS_n_pin ( sd0_cs ),
        .sdram_SDRAM_BankAddr_pin ( sd0_bank ),
        .sdram_SDRAM_WE_n_pin ( sd0_we ),
        .sdram_SDRAM_DQ ( sd0_data ),
        .sdram_SDRAM_Addr_pin ( sd0_addr ),
        .sdram_SDRAM_DM_pin ( sd0_dqm ),
        .sdram_SDRAM_Clk_pin ( sd0_clk ),        
        .sdram_VFBC2_Cmd_Clk_pin ( clk_vga ),
        .sdram_VFBC2_Cmd_End_pin ( cmd_end ),
        .sdram_VFBC2_Cmd_Reset_pin ( cmd_reset ),
        .sdram_VFBC2_Cmd_Data_pin ( cmd_data ),
        .sdram_VFBC2_Cmd_Write_pin ( cmd_we ),        
        .sdram_VFBC2_Rd_Empty_pin ( read_empty ),
        .sdram_VFBC2_Rd_Reset_pin ( read_reset ),
        .sdram_VFBC2_Rd_Read_pin ( read_read ),
        .sdram_VFBC2_Rd_Clk_pin ( clk_vga ),
        .sdram_VFBC2_Rd_Data_pin ( read_data ),        
        .tf_spi_MOSI ( tf_mosi ),
        .tf_spi_MISO ( tf_miso ),
        .tf_spi_SCK ( tf_clk ),
        .tf_spi_SS ( tf_cs ),
        
        .fpga_0_clk_1_sys_clk_pin ( clk_50 ),
        .fpga_0_rst_1_sys_rst_pin ( rst )        
);
vga_module vga_m (
    .vga_data(vga_data),
    .synch(vga_synch),
    .syncv(vga_syncv),
    .cmd_end(cmd_end),
    .cmd_reset(cmd_reset),
    .cmd_we(cmd_we),
    .cmd_data(cmd_data),
    .read_empty(read_empty),
    .read_reset(read_reset),
    .read_read(read_read),
    .read_data(read_data),
    .clk(clk_vga),
    .rst(rst)
);
虽然慢点，但显示图片，文字还是不错的。

bad_fpga

fishplj2000 发表于 2012-12-15 08:33
已经实现，mcu不管cpld状态，全速写；用dclk的高低电平控制sram读写，不过要注意写>读>写状态转换时sram总 ...

有改成SDRAM的代码吗

xly2014

FPGA CPLD SRAM TFT