高速AD的采集时序问题

lizardno1

最近要用到高速AD，其实也就20M，看了下TI和ADI的产品，大多数都是pipeline型的


AD9235 (原文件名:AD9235.png)
比方说上面的AD9235的时序图，从开始采样到数据总线上出现数据一共是7个时钟周期的pipeline延迟和2～6ns的输出延迟。pipeline延时可以直接在第一个clk的时候就采数据，在数据处理的时候将前7个数据丢掉就可以了。
现在让我很纠结的是输出延迟，比如说上图中的第N个数据，数据出现在第7个上升沿之后，那么如果在第8个上升沿采的话，保持时间只有2～6ns。我查了以下cyclone iii的io timing，3.3v CMOS和TTL电平的采样保持时间都小于2ns，不过在SLow Model下，最差都是1.8+ns。理论上说在第8个上升沿的时候采应该是没问题的，但是考虑到布线引起的Skew，我对此很担心.。。。
但是我看了很多高速数据采集的论文，基本上对AD都是轻描淡写一带而过，有几篇使用AD9235的论文直接说这个AD很简单，给CLK就出数据了（当然这是事实）。难道我想多了。。。我还想到了用第7个时钟的下降沿去获得数据总线上的数据。。。
这种类型的AD是不是只要在CLK的上升沿读数据总线就行了呢？

NJ8888

在二姨家也看过了，用下降沿读没任何问题

lizardno1

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呵呵。。。现在就想搞明白，所以在好几个地方都发帖了。下降沿的确是没问题的，主要是我看的很多文章都没有提到下降沿这个说法，所以我猜我是不是想多了～～而且我觉得芯片厂商不会把简单问题复杂化的

lizardno1

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二姨娘家的Xlinx版主否掉了用下降沿采集
更加迷茫了。。。

lizardno1

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二姨娘家的xlinx版主否掉了用下降沿采集
更加迷茫了。。。
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看起来的确是我多虑了，上升沿就可以采了。等以后板子作出来了，要是不对我再来改贴

NJ8888

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二姨娘家的xlinx版主否掉了用下降沿采集
更加迷茫了。。。
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我不同意他否定，你说的保持一个时钟理解是对的，上升一般也行，主要原因通常写的代码你输出CLK到IO实际比你从IO读入要慢（取决于电容负载）所以保持时间是够的，除非代码写的很差导致CLK出高比读入提前好多。但是下降沿采样绝对没有问题。即使代码差也能符合要求

lizardno1

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输出CLK到IO实际比你从IO读入要慢,这个很有道理啊，这样实际上保持时间相当于变长了。
下降沿的问题，其实我也是觉得没问题的。
等AD板子做好了以后，实际测一下，就什么都清楚了。