FPGA IO口的上升与下降时间和什么有关？

lanseiboy · 发表于 2011-11-20 20:45:01

LCD手册里写着各路输入信号的上升时间均要求不大于5ns，下降时间均要求不大于3ns，要满足这个要求，和什么有关？FPGA IO口设置？时序约束？

请大虾指教我该怎么做，谢谢！

dzng11 · 发表于 2011-11-20 21:01:53

我虽然功夫还没练到家，但是 FPGA IO口的上升与下降时间应该和时序约束没关系，这应该取决于fpga本身的速度等级吧

luok · 发表于 2011-11-21 14:55:23

这个貌似是芯片的特性，跟设置没有关系，楼主看看FPGA的datasheet吧

lanseiboy · 发表于 2011-11-23 23:35:14

回复【1楼】dzng11 电子农工
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回复【2楼】luok
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多谢二位！最近太忙，我都没空好好查一查。

翻了下手册没翻着哪里有讲IO口上升下降时间的...
网上查了有人说C8最高能跑133M，也没在手册里找着确凿证据...
和tCO有关么？不懂啊...

那按我这个LCD的要求，“上升时间均要求不大于5ns，下降时间均要求不大于3ns”，EP2C8Q208C8可以满足要求么？

再等大虾出现，否则我只能等有空慢慢咀嚼手册了~~

jlhgold · 发表于 2011-11-24 07:26:37

手册确实有说明！不过不叫IO！

lanseiboy · 发表于 2011-11-27 11:24:45

回复【4楼】jlhgold
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那叫什么啊，仍旧木有找到...

lanseiboy · 发表于 2011-11-27 16:52:21

在CII5V1-1.3这个Datasheet里翻来覆去看，终于看到Timing Specifications里有这么一段话："The preliminary timing model will be added into a future revision of this Data Sheet." 汗...

赶紧上官网下载了最新版本的CII5V1-3.3来看，Timing Specifications里多了不少内容。
在High Speed I/O Timing Specifications里对LVDS、mini-LVDS和RSDS的说明里倒看得到上升与下降时间，都是以tRISE和tFALL表示，但对于LVTTL和LVCMOS的上升下降时间呢？？木有找到。。。

lanseiboy · 发表于 2011-11-27 17:06:41

难道和 Maximum clock toggle rate 有关？？

torusww · 发表于 2011-11-28 13:08:21

回复【7楼】lanseiboy
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直接连就行了，没有问题的

bianhengyang · 发表于 2011-11-28 14:42:57

向大家学习

lanseiboy · 发表于 2011-11-28 21:21:02

回复【8楼】torusww
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我是想找到理论依据啊..
谁给我提供个..

kebaojun305 · 发表于 2013-8-6 08:18:02

实际就是IO口的输出驱动能力。

qinxg · 发表于 2013-8-6 09:07:47

IO输出的边缘是有条件的: 即IO脚并接xxPF的电容,然后对这个电容充放电. 这个电容就是输出线上的分布式电容. 看pdf. 之后根据I*t=q=cu, 可以大概算出平均的IO电流, 再根据LCD的输入电容计算其充电时间t, t可以认为是上升时间.
一般来说FPGA的驱动能力很强, 驱动LCD毫不费力.

FPGA IO口的上升与下降时间和什么有关？

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