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这是我本科毕业设计中的一项任务，发到opencores.org ，他说有时间就上传到官方网站上，可是好几个月过去了……还不如在这里贡献给大家！
可是，论坛里做SoC 的好像不多，而做的基本上是NIOS，使用Avalon 总线。我在这发出WISHBONE 总线文档，多希望同学们多关注一下优秀开源的IP 核，多了解这个真正免费开源的片内互联_总线协议WISHBONE。
基于这个总线：
有一个开源的总线互联IP和wb_conmax，支持最多8 个主设备，16个从设备，内部有基于优先级的循环仲裁器；
有一个开源的高性能的32 位RISC CPU核 OR1200，该CPU 核采用OpenRISC 1000体系架构，支持MMU，可运行Linux操作系统，有GCC 编译器支持，已有商业产品中使用它；
有一个开源的兼容NS_16650 串行通信芯片的IP核 UART_16650；
当然，opencores.org 里面使用的OpenRISC 系列CPU 天然支持WISHBONE，所以也会有大量的带有WISHBONE 接口的IP 核，详情请访问www.opencores.org。
其实WISHBONE 和Altera 的Avalon 很像的，我没用过Avalon，就不多说了；
而OpenRISC 1000 的架构和MIPS 架构也很像的。
我们要支持开源，那样商业化的才能有压力一直开发新技术；我们支持商业，那样技术的发展才会有经济支持。
我个人的原则是不论国产还是洋货，那个最先进支持哪一个，当然，日本的和韩国的除外。
这里还是简单介绍一下WISHBONE 吧：
全功能数据传输协议，包括：
单次读写总线周期
块操作总线周期
RMW总线周期 （读-修改-写）
核之间有多种互联方法，包括点对点互联，共享总线互联，交叉互联和基于交换结构（switched fabric）的互联
从设备可以使用部分地址译码技术，减轻了高速地址译码器设计的困难，可以使用更少的冗余逻辑并支持可变的地址宽度的地址接入方法。
用户可自定义标签信号，这在向地址总线，数据总线或者总线周期上添加额外的信息时很有帮助，尤其是在修改总线周期已识别不同的信息。
全同步设计，确保可移植性和简单易用性。
……
好了，介绍完了。
关于这份翻译，如果你看了，那么感谢你，如果有疑问请Email 讨论，如果发现错误，那么再次感谢你能Email 我修改之。
WISHBONE片上系统互联_总线结构规范ourdev_692200MZTYMJ.doc(文件大小:2.83M) (原文件名:WISHBONE_specification.doc)
英文版的请参考：http://opencores.org/opencores,wishbone |
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知道什么是神吗？其实神本来也是人，只不过神做了人做不到的事情 所以才成了神。 （头文字D, 杜汶泽）
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发表于 2011-11-5 17:00:21
