求助：怎样在Verilog程序中特意隐藏bug

xuwenqiang · 发表于 2011-11-3 11:03:25

怎样在Verilog程序中特意隐藏bug，目的是想对Verilog的bug有所了解。谢谢

ix1982 · 发表于 2011-11-3 11:51:48

刻意隐藏的那就不叫bug了，那是special function

xuwenqiang · 发表于 2011-11-3 12:19:17

哦你能给一个具有破坏性的程序我吗，否则这种思想。

Jigsaw · 发表于 2011-11-3 12:35:32

那不叫bug，应该叫功能电路

ioioi · 发表于 2011-11-4 11:56:52

这。。。别搞出事情来了

lanqilove · 发表于 2011-11-4 12:30:51

弄个随机数，隔几天、几个月复位一次或是把某个外围芯片的使能端失能。把这段代码伪装成故障复位。反正就是工作不正常，时好时坏。

lpgyf · 发表于 2011-11-4 13:12:07

楼上的主意好呵呵

yaowu.gao · 发表于 2011-11-4 13:37:11

不一定要在代码里，不好好做的话，IC流程里面步步都能出问题，你不会只做功能性仿真，连综合都给别人做吧？
阿弥陀佛，原谅别人就是解脱自己！

uindex · 发表于 2011-11-4 20:23:09

楼主多大年纪了，这想法不对啊。你要干啥啊，想想当年低三下四地进公司，至少当年你愿意进来吧，签劳动合同了吧，这样做不光是不道德，其实是犯法的；
那些代码尽管是你写的，但是属于公司财产，属于你和公司约定的，领导再烂再没人格魅力，也不能用这种下三滥的办法，工程师有这种想法太阴暗了，技术路走不远的。

kowkow · 发表于 2011-11-6 00:33:36

有些老板就特意在程序里面放马，好收项目尾款，楼上的说法部分合理，小部分过于偏激

albert_w · 发表于 2011-11-6 01:51:43

目的是想对Verilog的bug有所了解。谢谢

呵呵，好冷啊

jinjq · 发表于 2014-7-26 19:07:00

好阴暗啊

by808 · 发表于 2014-7-28 16:07:26

能理解，有时是为了收工程尾款，或者过保质期赚点维护费，公司老总也会这么要求

Fourier00 · 发表于 2014-8-6 20:32:03

整个大计数器，电路跑到一定的时间久down机掉

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